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│ ├── 202005期
│ │ ├── 20200914
│ │ │ ├── EDA理论课程总结.mp4
│ │ ├── 0605
│ │ │ ├── 0605104045.avi
│ │ │ ├── 0605.zip
│ │ │ ├── 0605090539.avi
│ │ ├── 0702
│ │ │ ├── 0702103518.avi
│ │ │ ├── ps2_show.zip
│ │ │ ├── 0702090752.avi
│ │ ├── 20200911
│ │ │ ├── EDA理论课程总结.mp4
│ │ ├── 0803
│ │ │ ├── 武汉内训课程：有限状态机2.mp4
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│ │ ├── 20200909
│ │ │ ├── 状态机的可综合性及安全行为.mp4
│ │ ├── 0723
│ │ │ ├── 视频_0723
│ │ │ │ ├── 武汉内训课程：层次化和自上而下1.mp4
│ │ │ │ ├── 武汉内训课程：层次化和自上而下2.mp4
│ │ │ ├── 20200723
│ │ │ │ ├── rca_add
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│ │ │ │ │ │ ├── logic_util_heursitic.dat
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│ │ │ │ │ │ │ │ ├── rca_full
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│ │ │ │ │ ├── bcd_modify.sv.bak
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│ │ │ │ │ │ │ │ │ │ │ ├── _tempmsg
│ │ │ │ │ │ │ │ │ │ │ ├── _temp
│ │ │ │ │ │ │ │ │ │ │ ├── _lib1_0.qtl
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│ │ │ │ │ │ │ │ │ │ │ ├── _lib1_0.qdb
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│ │ │ │ │ │ │ │ │ │ │ ├── _info
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│ │ │ │ │ │ │ │ │ ├── compile.bat
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│ │ │ │ │ │ │ │ │ ├── simulate.log
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│ │ │ │ │ │ │ │ │ ├── rca_add_tb_simulate.do
│ │ │ │ │ │ │ │ │ ├── glbl.v
│ │ │ │ │ │ │ │ │ ├── simulate.bat
│ │ │ │ │ │ │ │ │ ├── compile.log
│ │ │ │ │ │ │ │ │ ├── vsim.wlf
│ │ │ │ │ │ ├── rca16.ip_user_files
│ │ │ │ │ │ │ ├── README.txt
│ │ │ │ │ │ ├── rca16.cache
│ │ │ │ │ │ │ ├── compile_simlib
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│ │ │ │ │ │ │ │ ├── java_command_handlers.wdf
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│ │ │ │ ├── rca16.rar
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│ │ │ │ ├── rca_add.rar
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│ │ ├── 0518
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│ │ │ ├── 0518.zip
│ │ ├── 20200903
│ │ │ ├── 下游快速反制SFB传输.mp4
│ │ ├── 0509
│ │ │ ├── 0509133902.avi
│ │ │ ├── 数字电子技术基础+阎石+第五版.pdf
│ │ │ ├── 0509093556.avi
│ │ ├── 20200901
│ │ │ ├── 下游快速反制传输.mp4
│ │ ├── 0813
│ │ │ ├── 20200813
│ │ │ │ ├── 练习题.docx
│ │ │ │ ├── 武汉内训08013.pdf
│ │ │ │ ├── 20200813.rar
│ │ │ ├── 时间机间隔控制TPS.mp4
│ │ ├── 0729
│ │ │ ├── 视频_0729
│ │ │ │ ├── 0729 (2).mp4
│ │ │ │ ├── 0729.mp4
│ │ │ │ ├── 0729 (1).mp4
│ │ ├── 0807
│ │ │ ├── 20200807
│ │ │ │ ├── period_signal_generator
│ │ │ │ │ ├── period_signal_generator.srcs
│ │ │ │ │ │ ├── sim_1
│ │ │ │ │ │ │ ├── new
│ │ │ │ │ │ │ │ ├── period_signal_generator_tb.sv
│ │ │ │ │ │ ├── sources_1
│ │ │ │ │ │ │ ├── new
│ │ │ │ │ │ │ │ ├── period_signal_generator.sv
│ │ │ │ │ ├── period_signal_generator.sim
│ │ │ │ │ │ ├── sim_1
│ │ │ │ │ │ │ ├── behav
│ │ │ │ │ │ │ │ ├── work
│ │ │ │ │ │ │ │ │ ├── _info
│ │ │ │ │ │ │ │ ├── msim
│ │ │ │ │ │ │ │ │ ├── xil_defaultlib
│ │ │ │ │ │ │ │ │ │ ├── _temp
│ │ │ │ │ │ │ │ │ │ ├── @_opt
│ │ │ │ │ │ │ │ │ │ │ ├── _lib4_0.qdb
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│ │ │ │ │ │ │ │ │ ├── README.txt
│ │ │ │ │ │ │ │ ├── README.txt
│ │ │ │ │ │ ├── README.txt
│ │ │ │ │ ├── uart_transceiver_wh2020.sim
│ │ │ │ │ ├── uart_transceiver_wh2020.srcs
│ │ │ │ │ │ ├── sources_1
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│ │ │ │ │ │ │ │ │ │ ├── simulation
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│ │ │ │ │ │ │ │ │ ├── sim
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│ │ │ │ │ │ │ │ │ │ ├── hdl
│ │ │ │ │ │ │ │ │ │ │ ├── blk_mem_gen_v8_3_vhsyn_rfs.vhd
│ │ │ │ │ │ │ │ │ │ │ ├── blk_mem_gen_v8_3.vhd
│ │ │ │ │ │ │ │ │ ├── doc
│ │ │ │ │ │ │ │ │ │ ├── fifo_generator_v13_1_changelog.txt
│ │ │ │ │ │ │ │ │ ├── tran_fifo
│ │ │ │ │ │ │ │ │ │ ├── tran_fifo.xdc
│ │ │ │ │ │ │ │ │ │ ├── tran_fifo_clocks.xdc
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│ │ │ │ │ │ │ │ │ ├── tran_fifo_sim_netlist.vhdl
│ │ │ │ │ │ │ │ │ ├── tran_fifo.xml
│ │ │ │ │ │ │ │ │ ├── tran_fifo.vho
│ │ │ │ │ │ │ │ │ ├── tran_fifo_stub.vhdl
│ │ │ │ │ │ │ │ │ ├── tran_fifo_stub.v
│ │ │ │ │ │ │ │ │ ├── tran_fifo_sim_netlist.v
│ │ │ │ │ │ │ │ │ ├── tran_fifo.xci
│ │ │ │ │ │ │ │ │ ├── tran_fifo.veo
│ │ │ │ │ ├── uart_transceiver_wh2020.runs
│ │ │ │ │ │ ├── .jobs
│ │ │ │ │ │ │ ├── vrs_config_1.xml
│ │ │ │ │ │ ├── tran_fifo_synth_1
│ │ │ │ │ │ │ ├── .Xil
│ │ │ │ │ │ │ ├── gen_run.xml
│ │ │ │ │ │ │ ├── ISEWrap.js
│ │ │ │ │ │ │ ├── ISEWrap.sh
│ │ │ │ │ │ │ ├── tran_fifo.tcl
│ │ │ │ │ │ │ ├── vivado.jou
│ │ │ │ │ │ │ ├── runme.log
│ │ │ │ │ │ │ ├── vivado.pb
│ │ │ │ │ │ │ ├── runme.sh
│ │ │ │ │ │ │ ├── rundef.js
│ │ │ │ │ │ │ ├── tran_fifo.dcp
│ │ │ │ │ │ │ ├── .vivado.begin.rst
│ │ │ │ │ │ │ ├── tran_fifo.vds
│ │ │ │ │ │ │ ├── project.wdf
│ │ │ │ │ │ │ ├── .Vivado_Synthesis.queue.rst
│ │ │ │ │ │ │ ├── .vivado.end.rst
│ │ │ │ │ │ │ ├── dont_touch.xdc
│ │ │ │ │ │ │ ├── runme.bat
│ │ │ │ │ │ │ ├── tran_fifo_utilization_synth.pb
│ │ │ │ │ │ │ ├── tran_fifo_utilization_synth.rpt
│ │ │ │ │ │ │ ├── htr.txt
│ │ │ │ │ ├── uart_transceiver_wh2020.xpr
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│ │ │ │ ├── EDA课程.pdf
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│ │ │ │ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ │ │ │ ├── verilog.psm
│ │ │ │ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ │ │ ├── fifo_controller
│ │ │ │ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ │ │ │ ├── verilog.psm
│ │ │ │ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ │ │ ├── usedw_counter
│ │ │ │ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ │ │ │ ├── verilog.psm
│ │ │ │ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ │ │ ├── ptr_reg
│ │ │ │ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ │ │ │ ├── verilog.psm
│ │ │ │ │ │ │ │ ├── _temp
│ │ │ │ │ │ │ │ ├── syn_fifo_tb
│ │ │ │ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ │ │ │ ├── verilog.psm
│ │ │ │ │ │ │ │ ├── _vmake
│ │ │ │ │ │ │ │ ├── _info
│ │ │ │ │ │ │ ├── syn_fifo_run_msim_rtl_verilog.do.bak1
│ │ │ │ │ │ │ ├── syn_fifo_run_msim_rtl_verilog.do
│ │ │ │ │ │ │ ├── msim_transcript
│ │ │ │ │ │ │ ├── modelsim.ini
│ │ │ │ │ │ │ ├── wave.do
│ │ │ │ │ │ │ ├── vsim.wlf
│ │ │ │ │ │ │ ├── syn_fifo_run_msim_rtl_verilog.do.bak
│ │ │ │ │ ├── greybox_tmp
│ │ │ │ │ │ ├── cbx_args.txt
│ │ │ │ │ ├── db
│ │ │ │ │ │ ├── scfifo_dm31.tdf
│ │ │ │ │ │ ├── syn_fifo.(9).cnf.cdb
│ │ │ │ │ │ ├── syn_fifo.(8).cnf.cdb
│ │ │ │ │ │ ├── syn_fifo.(5).cnf.hdb
│ │ │ │ │ │ ├── syn_fifo.sld_design_entry_dsc.sci
│ │ │ │ │ │ ├── syn_fifo.sld_design_entry.sci
│ │ │ │ │ │ ├── syn_fifo.sgdiff.hdb
│ │ │ │ │ │ ├── syn_fifo.smart_action.txt
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│ │ │ │ │ │ ├── syn_fifo.db_info
│ │ │ │ │ │ ├── syn_fifo.(9).cnf.hdb
│ │ │ │ │ │ ├── syn_fifo.(8).cnf.hdb
│ │ │ │ │ │ ├── syn_fifo.cbx.xml
│ │ │ │ │ │ ├── syn_fifo.map_bb.cdb
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│ │ │ │ │ │ ├── syn_fifo.(0).cnf.cdb
│ │ │ │ │ │ ├── altsyncram_q0k1.tdf
│ │ │ │ │ │ ├── syn_fifo.(10).cnf.cdb
│ │ │ │ │ │ ├── cntr_3ob.tdf
│ │ │ │ │ │ ├── logic_util_heursitic.dat
│ │ │ │ │ │ ├── syn_fifo.(14).cnf.cdb
│ │ │ │ │ │ ├── syn_fifo.(11).cnf.hdb
│ │ │ │ │ │ ├── syn_fifo.sgdiff.cdb
│ │ │ │ │ │ ├── syn_fifo.(17).cnf.hdb
│ │ │ │ │ │ ├── syn_fifo.rtlv_sg.cdb
│ │ │ │ │ │ ├── syn_fifo.syn_hier_info
│ │ │ │ │ │ ├── syn_fifo.(7).cnf.hdb
│ │ │ │ │ │ ├── syn_fifo.tis_db_list.ddb
│ │ │ │ │ │ ├── syn_fifo.(1).cnf.cdb
│ │ │ │ │ │ ├── dpram_4711.tdf
│ │ │ │ │ │ ├── altsyncram_atg1.tdf
│ │ │ │ │ │ ├── syn_fifo.map.kpt
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│ │ │ │ │ │ ├── syn_fifo.(6).cnf.cdb
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│ │ │ │ │ │ ├── syn_fifo.lpc.html
│ │ │ │ │ │ ├── syn_fifo.(12).cnf.cdb
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│ │ │ │ │ │ ├── cntr_fo7.tdf
│ │ │ │ │ │ ├── syn_fifo.(14).cnf.hdb
│ │ │ │ │ │ ├── syn_fifo.(6).cnf.hdb
│ │ │ │ │ │ ├── a_dpfifo_ks31.tdf
│ │ │ │ │ │ ├── syn_fifo.map_bb.logdb
│ │ │ │ │ │ ├── syn_fifo.map.hdb
│ │ │ │ │ │ ├── syn_fifo.hif
│ │ │ │ │ │ ├── syn_fifo.(12).cnf.hdb
│ │ │ │ │ │ ├── prev_cmp_syn_fifo.qmsg
│ │ │ │ │ │ ├── syn_fifo.cmp_merge.kpt
│ │ │ │ │ │ ├── syn_fifo.(11).cnf.cdb
│ │ │ │ │ │ ├── syn_fifo.hier_info
│ │ │ │ │ │ ├── a_fefifo_08f.tdf
│ │ │ │ │ │ ├── syn_fifo.(2).cnf.hdb
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│ │ │ │ │ │ ├── syn_fifo.pre_map.cdb
│ │ │ │ │ ├── ip_fifo_example_bb.v
│ │ │ │ │ ├── ip_fifo_example.qip
│ │ │ │ │ ├── usedw_counter.sv
│ │ │ │ │ ├── usedw_counter.sv.bak
│ │ │ │ │ ├── 同步FIFO设计报告.docx
│ │ │ │ │ ├── syn_fifo.map.summary
│ │ │ │ │ ├── syn_fifo_nativelink_simulation.rpt
│ │ │ │ │ ├── fifo_controller.sv.bak
│ │ │ │ │ ├── ptr_reg.sv.bak
│ │ │ │ │ ├── syn_fifo_tb.sv.bak
│ │ │ │ │ ├── ptr_reg.sv
│ │ │ │ │ ├── syn_fifo_tb.sv
│ │ │ │ │ ├── syn_fifo.map.smsg
│ │ │ │ │ ├── ip_fifo_example_tb.sv
│ │ │ │ │ ├── syn_fifo.done
│ │ │ │ │ ├── syn_fifo.flow.rpt
│ │ │ │ │ ├── dual_ram.sv.bak
│ │ │ │ │ ├── fifo_handshak.sv.bak
│ │ │ │ │ ├── syn_fifo.sv
│ │ │ │ │ ├── dual_ram.sv
│ │ │ │ │ ├── syn_fifo_ip.bdf
│ │ │ │ │ ├── ip_fifo_example.v
│ │ │ │ │ ├── ip_fifo_example.bsf
│ │ │ │ │ ├── syn_fifo.qsf
│ │ │ │ │ ├── syn_fifo.qpf
│ │ │ │ │ ├── fifo_controller.sv
│ │ │ │ │ ├── ip_fifo_example_tb.sv.bak
│ │ │ │ │ ├── syn_fifo.map.rpt
│ │ │ │ │ ├── fifo_handshak.sv
│ │ │ │ │ ├── syn_fifo.sv.bak
│ │ │ │ ├── syn_fifo.rar
│ │ │ │ ├── 习题.docx
│ │ │ ├── 视频_0714
│ │ │ │ ├── 0714132750.avi
│ │ │ │ ├── 0714120636.avi
│ │ │ │ ├── 0714090732.avi
│ │ │ │ ├── 0714120448.avi
│ │ ├── 0625
│ │ │ ├── 0625102216.avi
│ │ │ ├── 0625090926.avi
│ │ ├── 0805
│ │ │ ├── 20200805
│ │ │ │ ├── 0804-share.rar
│ │ │ │ ├── 练习题 (5).docx
│ │ │ │ ├── 武汉内训0805.pdf
│ │ │ │ ├── teacher_20200804.rar
│ │ │ │ ├── 20200805-teacher.rar
│ │ │ ├── 0805_video.zip
│ │ │ ├── 武汉内训课程：时间机和过程机2.mp4
│ │ │ ├── 武汉内训课程：时间机和过程机1.mp4
│ │ ├── 0629
│ │ │ ├── 0629090431.avi
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│ │ │ ├── 0629100905.avi
│ │ │ ├── 629.zip
│ │ ├── 0617
│ │ │ ├── 0617.zip
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│ │ ├── 0827
│ │ │ ├── 20200827
│ │ │ │ ├── 武汉内训08027.pdf
│ │ │ │ ├── 练习题(5).docx
│ │ │ │ ├── 20200827.rar
│ │ │ ├── 连续总线跨无关时钟域和双时钟FIFO (1).mp4
│ │ ├── 20201031
│ │ │ ├── 北京至芯2007就业班课程 (1).mp4
│ │ ├── 20200922
│ │ │ ├── 造芯工程：RISC_SPM.mp4
│ │ ├── 0727
│ │ │ ├── 20200727
│ │ │ │ ├── frequency_divider_mealy_fsm1s.v
│ │ │ │ ├── base3.rar
│ │ │ │ ├── 武汉企业培训修改稿II.pdf
│ │ │ │ ├── seven_segment_driver.rar
│ │ │ │ ├── YNote.exe
│ │ │ │ ├── basys3操作步骤.docx
│ │ │ │ ├── 练习题.docx
│ │ │ │ ├── seven_segment_head.v
│ │ │ ├── 视频_0727
│ │ │ │ ├── 0727.mp4
│ │ │ │ ├── 0727-1.mp4
│ │ │ │ ├── 0727-下.mp4
│ │ ├── 20200906
│ │ │ ├── 11.mp4
│ │ ├── 20200907
│ │ │ ├── 综合理论基础.mp4
│ │ │ ├── 综合理论基础 (1).mp4
│ │ ├── 20201013
│ │ │ ├── FPGA与SDRAM技术.mp4
│ │ ├── 0522
│ │ │ ├── 0522090411.avi
│ │ │ ├── auto_seller.zip
│ │ │ ├── 0522101853.avi
│ │ ├── 0603
│ │ │ ├── 0603.zip
│ │ │ ├── 0603101332.avi
│ │ │ ├── 0603090131.avi
│ │ ├── 20200908
│ │ │ ├── 条件语句的可综合性.mp4
│ │ ├── 0817
│ │ │ ├── 20200817
│ │ │ │ ├── 武汉内训08017.pdf
│ │ │ │ ├── syn_comm_wh20202.rar
│ │ │ ├── 连续同步信号分析.mp4
│ │ ├── 20200930
│ │ │ ├── 汉明码和循环冗余码.mp4
│ │ ├── 20200925
│ │ │ ├── 20200929
│ │ │ │ ├── FPGA与通信技术：汉明纠错码.mp4
│ │ │ ├── RiSC_WH2020.mp4
│ │ ├── 20200915
│ │ │ ├── IIC控制器.mp4
│ │ ├── 0722
│ │ │ ├── 视频_0722
│ │ │ │ ├── 武汉EDA内训：EDA历史和工具2.mp4
│ │ │ │ ├── 武汉内训课程：EDA历史和工具.mp4
│ │ │ ├── 20200722
│ │ │ │ ├── and_gate
│ │ │ │ │ ├── incremental_db
│ │ │ │ │ │ ├── compiled_partitions
│ │ │ │ │ │ │ ├── and_gate.root_partition.map.dpi
│ │ │ │ │ │ │ ├── and_gate.root_partition.cmp.cdb
│ │ │ │ │ │ │ ├── and_gate.root_partition.cmp.logdb
│ │ │ │ │ │ │ ├── and_gate.root_partition.map.hbdb.sig
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│ │ │ │ │ │ │ ├── and_gate.root_partition.cmp.kpt
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│ │ │ │ │ │ │ ├── and_gate.root_partition.cmp.dfp
│ │ │ │ │ │ │ ├── and_gate.db_info
│ │ │ │ │ │ │ ├── and_gate.root_partition.cmp.hdb
│ │ │ │ │ │ │ ├── and_gate.root_partition.map.hbdb.hb_info
│ │ │ │ │ │ │ ├── and_gate.root_partition.map.hbdb.cdb
│ │ │ │ │ │ │ ├── and_gate.root_partition.cmp.rcfdb
│ │ │ │ │ │ │ ├── and_gate.root_partition.map.kpt
│ │ │ │ │ │ │ ├── and_gate.root_partition.map.cdb
│ │ │ │ │ │ ├── README
│ │ │ │ │ ├── db
│ │ │ │ │ │ ├── and_gate.lpc.html
│ │ │ │ │ │ ├── and_gate.cmp.kpt
│ │ │ │ │ │ ├── prev_cmp_and_gate.qmsg
│ │ │ │ │ │ ├── and_gate.rtlv.hdb
│ │ │ │ │ │ ├── and_gate.idb.cdb
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│ │ │ │ │ │ ├── and_gate.tmw_info
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│ │ │ │ │ │ ├── and_gate.map.cdb
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│ │ │ │ │ │ ├── and_gate.rtlv_sg.cdb
│ │ │ │ │ │ ├── and_gate.hif
│ │ │ │ │ │ ├── and_gate.sgdiff.hdb
│ │ │ │ │ │ ├── and_gate.pre_map.hdb
│ │ │ │ │ │ ├── and_gate.cbx.xml
│ │ │ │ │ │ ├── and_gate.hier_info
│ │ │ │ │ │ ├── and_gate.map_bb.logdb
│ │ │ │ │ │ ├── and_gate.syn_hier_info
│ │ │ │ │ │ ├── and_gate.map.qmsg
│ │ │ │ │ │ ├── and_gate.cmp.cdb
│ │ │ │ │ │ ├── and_gate.smart_action.txt
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│ │ │ │ │ │ ├── and_gate.lpc.txt
│ │ │ │ │ │ ├── and_gate.lpc.rdb
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│ │ │ │ │ │ ├── logic_util_heursitic.dat
│ │ │ │ │ │ ├── and_gate.sgdiff.cdb
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│ │ │ │ │ │ ├── and_gate.cycloneive_io_sim_cache.45um_ff_1200mv_0c_fast.hsd
│ │ │ │ │ │ ├── and_gate.map.hdb
│ │ │ │ │ │ ├── and_gate.cmp.rdb
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│ │ │ │ │ │ ├── and_gate.sld_design_entry.sci
│ │ │ │ │ │ ├── and_gate.asm_labs.ddb
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│ │ │ │ │ │ ├── and_gate.tiscmp.fastest_slow_1200mv_85c.ddb
│ │ │ │ │ │ ├── and_gate.cmp_merge.kpt
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│ │ │ │ │ │ ├── and_gate.asm.qmsg
│ │ │ │ │ │ ├── and_gate.sta.rdb
│ │ │ │ │ │ ├── and_gate.map_bb.hdb
│ │ │ │ │ │ ├── and_gate.sta.qmsg
│ │ │ │ │ │ ├── and_gate.cmp.logdb
│ │ │ │ │ │ ├── and_gate.sld_design_entry_dsc.sci
│ │ │ │ │ │ ├── and_gate.map.kpt
│ │ │ │ │ │ ├── and_gate.cmp.hdb
│ │ │ │ │ │ ├── and_gate.tiscmp.slow_1200mv_85c.ddb
│ │ │ │ │ ├── simulation
│ │ │ │ │ │ ├── modelsim
│ │ │ │ │ │ │ ├── gate_work
│ │ │ │ │ │ │ │ ├── and_gate_tb
│ │ │ │ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ │ │ │ ├── verilog.psm
│ │ │ │ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ │ │ ├── and_gate
│ │ │ │ │ │ │ │ │ ├── verilog.psm
│ │ │ │ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ │ │ │ ├── _primary.dbs
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│ │ │ │ │ │ │ │ ├── _temp
│ │ │ │ │ │ │ │ ├── _vmake
│ │ │ │ │ │ │ │ ├── _info
│ │ │ │ │ │ │ ├── rtl_work
│ │ │ │ │ │ │ │ ├── _temp
│ │ │ │ │ │ │ │ ├── and_gate_tb
│ │ │ │ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ │ │ │ │ ├── verilog.prw
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│ │ │ │ │ │ │ │ ├── and_gate
│ │ │ │ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ │ │ │ ├── verilog.psm
│ │ │ │ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ │ │ ├── _vmake
│ │ │ │ │ │ │ │ ├── _info
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│ │ │ │ │ │ │ ├── and_gate_modelsim.xrf
│ │ │ │ │ │ │ ├── msim_transcript
│ │ │ │ │ │ │ ├── modelsim.ini
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│ │ │ │ │ │ │ ├── and_gate_8_1200mv_0c_v_slow.sdo
│ │ │ │ │ │ │ ├── and_gate_8_1200mv_85c_v_slow.sdo_typ.csd
│ │ │ │ │ │ │ ├── and_gate.sft
│ │ │ │ │ │ │ ├── and_gate.svo
│ │ │ │ │ │ │ ├── vsim.wlf
│ │ │ │ │ │ │ ├── and_gate_run_msim_gate_systemverilog.do
│ │ │ │ │ │ │ ├── and_gate_8_1200mv_0c_slow.svo
│ │ │ │ │ │ │ ├── and_gate_run_msim_rtl_verilog.do
│ │ │ │ │ │ │ ├── and_gate_v.sdo
│ │ │ │ │ │ │ ├── and_gate_8_1200mv_85c_v_slow.sdo
│ │ │ │ │ │ │ ├── and_gate_min_1200mv_0c_v_fast.sdo
│ │ │ │ │ ├── and_gate.sof
│ │ │ │ │ ├── and_gate.pin
│ │ │ │ │ ├── and_gate.fit.summary
│ │ │ │ │ ├── and_gate_nativelink_simulation.rpt
│ │ │ │ │ ├── and_gate.sv
│ │ │ │ │ ├── and_gate.map.summary
│ │ │ │ │ ├── and_gate.flow.rpt
│ │ │ │ │ ├── and_gate.sta.rpt
│ │ │ │ │ ├── and_gate.qsf
│ │ │ │ │ ├── and_gate.fit.rpt
│ │ │ │ │ ├── and_gate_tb.sv.bak
│ │ │ │ │ ├── and_gate_tb.sv
│ │ │ │ │ ├── and_gate.sta.summary
│ │ │ │ │ ├── and_gate.asm.rpt
│ │ │ │ │ ├── and_gate.sv.bak
│ │ │ │ │ ├── and_gate.eda.rpt
│ │ │ │ │ ├── and_gate.map.rpt
│ │ │ │ │ ├── and_gate.qpf
│ │ │ │ │ ├── and_gate.done
│ │ │ │ ├── 新建 Microsoft Office Word 文档.docx
│ │ │ │ ├── FPGA的发展与展望.pptx
│ │ │ │ ├── d3_2.pdf
│ │ │ │ ├── d3_4.ppt
│ │ │ │ ├── d3_1.pdf
│ │ │ │ ├── EDA课程.docx
│ │ │ │ ├── d3_2.ppt
│ │ │ │ ├── d3_3.ppt
│ │ │ │ ├── d3_3.pdf
│ │ │ │ ├── d3_1.ppt
│ │ │ │ ├── fpga和嵌入式.pptx
│ │ │ │ ├── 练习题.docx
│ │ │ │ ├── and_gate.rar
│ │ ├── 0712
│ │ │ ├── 资料_0712
│ │ │ │ ├── bus_gen
│ │ │ │ │ ├── db
│ │ │ │ │ │ ├── bus_gen.sld_design_entry.sci
│ │ │ │ │ │ ├── bus_gen.(1).cnf.hdb
│ │ │ │ │ │ ├── bus_gen.map.cdb
│ │ │ │ │ │ ├── bus_gen.(0).cnf.hdb
│ │ │ │ │ │ ├── bus_gen.hier_info
│ │ │ │ │ │ ├── bus_gen.(0).cnf.cdb
│ │ │ │ │ │ ├── bus_gen.syn_hier_info
│ │ │ │ │ │ ├── bus_gen.cmp_merge.kpt
│ │ │ │ │ │ ├── bus_gen.sld_design_entry_dsc.sci
│ │ │ │ │ │ ├── bus_gen.lpc.html
│ │ │ │ │ │ ├── bus_gen.(3).cnf.hdb
│ │ │ │ │ │ ├── bus_gen.(2).cnf.cdb
│ │ │ │ │ │ ├── bus_gen.lpc.rdb
│ │ │ │ │ │ ├── bus_gen.pre_map.cdb
│ │ │ │ │ │ ├── bus_gen.lpc.txt
│ │ │ │ │ │ ├── bus_gen.tis_db_list.ddb
│ │ │ │ │ │ ├── bus_gen.cmp.rdb
│ │ │ │ │ │ ├── bus_gen.hif
│ │ │ │ │ │ ├── bus_gen.rtlv_sg.cdb
│ │ │ │ │ │ ├── bus_gen.map_bb.hdb
│ │ │ │ │ │ ├── bus_gen.(2).cnf.hdb
│ │ │ │ │ │ ├── bus_gen.tmw_info
│ │ │ │ │ │ ├── bus_gen.map.bpm
│ │ │ │ │ │ ├── bus_gen.map.kpt
│ │ │ │ │ │ ├── prev_cmp_bus_gen.qmsg
│ │ │ │ │ │ ├── bus_gen.rtlv.hdb
│ │ │ │ │ │ ├── bus_gen.map.qmsg
│ │ │ │ │ │ ├── bus_gen.sgdiff.cdb
│ │ │ │ │ │ ├── bus_gen.pre_map.hdb
│ │ │ │ │ │ ├── bus_gen.map_bb.cdb
│ │ │ │ │ │ ├── bus_gen.rtlv_sg_swap.cdb
│ │ │ │ │ │ ├── bus_gen.map.logdb
│ │ │ │ │ │ ├── bus_gen.cbx.xml
│ │ │ │ │ │ ├── bus_gen.map_bb.logdb
│ │ │ │ │ │ ├── logic_util_heursitic.dat
│ │ │ │ │ │ ├── bus_gen.map.hdb
│ │ │ │ │ │ ├── bus_gen.db_info
│ │ │ │ │ │ ├── bus_gen.(1).cnf.cdb
│ │ │ │ │ │ ├── bus_gen.sgdiff.hdb
│ │ │ │ │ │ ├── bus_gen.smart_action.txt
│ │ │ │ │ │ ├── bus_gen.(3).cnf.cdb
│ │ │ │ │ ├── simulation
│ │ │ │ │ │ ├── modelsim
│ │ │ │ │ │ │ ├── rtl_work
│ │ │ │ │ │ │ │ ├── port_reg
│ │ │ │ │ │ │ │ │ ├── _primary.dbs
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│ │ │ │ │ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ │ │ │ │ ├── _primary.vhd
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│ │ │ ├── FPGA与数字图像技术.mp4
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│ │ │ ├── 20201019
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│ │ │ │ │ │ ├── README
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│ │ │ │ │ │ ├── modelsim
│ │ │ │ │ │ │ ├── gate_work
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│ │ │ │ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ │ │ │ ├── verilog.psm
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│ │ │ │ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ │ │ ├── _temp
│ │ │ │ │ │ │ │ ├── top
│ │ │ │ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ │ │ │ ├── _primary.dbs
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│ │ │ │ │ │ │ │ ├── lpm_add_sub0
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│ │ │ │ │ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ │ │ │ ├── lpm_constantb
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│ │ │ │ │ │ │ │ │ ├── verilog.psm
│ │ │ │ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ │ │ │ ├── _primary.vhd
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│ │ │ │ │ │ │ ├── sta_example_8_1200mv_85c_slow.svo
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│ │ │ │ │ ├── lpm_mult0.bsf
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│ │ │ │ │ │ │ │ │ ├── verilog.psm
│ │ │ │ │ │ │ │ │ ├── _primary.vhd
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│ │ │ ├── FPGA与数字图像技术.mp4
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│ │ │ ├── 造芯工程：RISC_SPM.mp4
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│ │ │ │ │ │ ├── 分频器设计报告.docx
│ │ │ │ │ ├── output_files
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│ │ │ │ │ │ │ ├── modelsim
│ │ │ │ │ │ │ │ ├── rtl_work
│ │ │ │ │ │ │ │ │ ├── _temp
│ │ │ │ │ │ │ │ │ ├── @_opt
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│ │ │ │ │ │ │ │ │ ├── _vmake
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│ │ │ │ │ ├── doc
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│ │ │ │ │ ├── 流水灯设计报告.doc
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│ │ │ │ │ │ ├── led_run_mealy_1s_ebd.lpc.txt
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│ │ │ │ │ ├── simulation
│ │ │ │ │ │ ├── modelsim
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│ │ │ │ ├── interval_controller
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│ │ │ │ │ │ │ ├── pulser_width_modulation_run_msim_rtl_verilog.do.bak
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│ │ │ ├── TP图分析和TPS图样.mp4
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│ │ │ ├── 浮点运算和课程总结.mp4
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│ │ │ ├── 北京至芯2007就业班课程 (2).mp4
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│ │ │ │ ├── doc
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│ │ │ │ │ ├── quartusii_handbook.pdf
│ │ │ │ │ ├── timing.docx
│ │ │ │ │ ├── 时序分析计算题补充.docx
│ │ │ │ │ ├── timing_design_story.pdf
│ │ │ │ │ ├── 时序分析计算题_含答案.docx
│ │ │ │ │ ├── timing_design – 副本.pptx
│ │ │ │ │ ├── timing_design_story.pptx
│ │ │ │ │ ├── wp-01082-quartus-ii-metastability.pdf
│ │ │ │ │ ├── 理解亚稳定性.pdf
│ │ │ │ │ ├── STA的公式.docx
│ │ │ │ │ ├── 亚稳定问题.docx
│ │ │ │ │ ├── timing_design.pptx
│ │ │ │ │ ├── 约会谜题.JPG
│ │ │ │ ├── timing_desige_example
│ │ │ │ │ ├── simulation
│ │ │ │ │ │ ├── modelsim
│ │ │ │ │ │ │ ├── gate_work
│ │ │ │ │ │ │ │ ├── timing_desige_example
│ │ │ │ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ │ │ │ │ ├── verilog.psm
│ │ │ │ │ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ │ │ ├── rtl_work
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│ │ │ │ │ │ │ │ │ ├── _primary.vhd
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│ │ │ │ │ │ │ │ │ ├── _primary.vhd
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│ │ │ │ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ │ │ │ ├── _primary.dbs
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│ │ │ │ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ │ │ ├── _temp
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│ │ │ │ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ │ │ │ ├── verilog.psm
│ │ │ │ │ │ │ │ │ ├── verilog.prw
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│ │ │ │ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ │ │ │ ├── _vmake
│ │ │ │ │ │ │ ├── timing_desige_example_run_msim_gate_systemverilog.do
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│ │ │ │ │ │ │ ├── timing_desige_example_min_1200mv_0c_fast.svo
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│ │ │ │ ├── Verilog HDL高级数字设计(第2版)(英文版)[M D.Ciletti 著][Prentice Hall][2010][984页].pdf
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│ │ │ │ ├── fpga和嵌入式.pptx
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│ │ │ │ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ │ │ ├── deserializer
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│ │ │ │ │ │ │ │ │ ├── verilog.psm
│ │ │ │ │ │ │ │ │ ├── _primary.vhd
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│ │ │ │ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ │ │ │ ├── verilog.psm
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│ │ │ │ │ │ │ │ │ ├── verilog.psm
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│ │ │ │ │ │ │ │ ├── rec_base_gen
│ │ │ │ │ │ │ │ │ ├── _primary.dbs
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│ │ │ │ │ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ │ │ │ │ ├── verilog.psm
│ │ │ │ │ │ │ │ ├── des_fsm
│ │ │ │ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ │ │ │ ├── verilog.psm
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│ │ │ │ │ │ │ │ ├── stimulator
│ │ │ │ │ │ │ │ │ ├── verilog.psm
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│ │ │ │ │ │ │ │ ├── frame_syn
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│ │ │ │ │ │ │ │ │ ├── _primary.dbs
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│ │ │ │ │ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ │ │ │ ├── ds_acc
�� │ │ │ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ │ │ │ ├── veril
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