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课程目录：
课程目录482 集
- ├── Quartus II 13.1.rar等多个文件
- │ ├── Quartus II 13.1.rar
- │ ├── Quartus II13.0.zip
- ├── FPGA
- │ ├── zx-1开发板资料
- │ │ ├── 至芯“炼狱传奇”系列教程
- │ │ │ ├── 炼狱传奇文档目录
- │ │ │ │ ├── 炼狱传奇目录.pdf
- │ │ │ ├── 炼狱传奇教程文档
- │ │ │ │ ├── 炼狱传奇-串口通信之战.pdf
- │ │ │ │ ├── 炼狱传奇-同步计数器优化之战.pdf
- │ │ │ │ ├── 炼狱传奇-赋值语句之战.pdf
- │ │ │ │ ├── 炼狱传奇-BCD转二进制之战 .pdf
- │ │ │ │ ├── 炼狱传奇-二选一数据选择器之战.pdf
- │ │ │ │ ├── 炼狱传奇-RAM之战.pdf
- │ │ │ │ ├── 炼狱传奇-三态门之战.pdf
- │ │ │ │ ├── 炼狱传奇-generate之战.pdf
- │ │ │ │ ├── 炼狱传奇-初涉战场.pdf
- │ │ │ │ ├── 炼狱传奇-并串_串并转换之战.pdf
- │ │ │ │ ├── 炼狱传奇-音乐播放器之战.pdf
- │ │ │ │ ├── 炼狱传奇-矩阵键盘之战.pdf
- │ │ │ │ ├── 炼狱传奇-LCD1602之战.pdf
- │ │ │ │ ├── 炼狱传奇-流水线设计之战.pdf
- │ │ │ │ ├── 炼狱传奇-关系运算符之战.pdf
- │ │ │ │ ├── 炼狱传奇-12864液晶之战.pdf
- │ │ │ │ ├── 炼狱传奇-移位和位拼运算符之战.pdf
- │ │ │ │ ├── 炼狱传奇-task_function之战.pdf
- │ │ │ │ ├── 炼狱传奇-ROM之战.pdf
- │ │ │ │ ├── 炼狱传奇-SignalTapII之战.pdf
- │ │ │ │ ├── 炼狱传奇-移位寄存器之战.pdf
- │ │ │ │ ├── 炼狱传奇-锁相环之战.pdf
- │ │ │ │ ├── 炼狱传奇-数码管之战.pdf
- │ │ │ │ ├── 炼狱传奇-异步复位同步释放之战.pdf
- │ │ │ │ ├── 炼狱传奇-边沿检测之战.pdf
- │ │ │ │ ├── 炼狱传奇-基于边缘检测的按键消抖之战.pdf
- │ │ │ │ ├── 炼狱传奇-VGA之战.pdf
- │ │ │ │ ├── 炼狱传奇-基于尖峰脉冲的按键消抖之战.pdf
- │ │ │ │ ├── 炼狱传奇-ps2接口之战.pdf
- │ │ │ │ ├── 炼狱传奇-层次化设计之战.pdf
- │ │ │ │ ├── 炼狱传奇-备战.pdf
- │ │ │ │ ├── 炼狱传奇-FIFO之战.pdf
- │ │ │ │ ├── 炼狱传奇-if_else与case之战.pdf
- │ │ │ │ ├── 炼狱传奇-前仿真与后仿真之战.pdf
- │ │ │ │ ├── 炼狱传奇-缩减运算符之战.pdf
- │ │ │ │ ├── 炼狱传奇-倍频电路之战.pdf
- │ │ │ │ ├── 炼狱传奇-双口RAM之战.pdf
- │ │ │ │ ├── 炼狱传奇-任意分频之战.pdf
- │ │ │ │ ├── 炼狱传奇-二进制到BCD之战.pdf
- │ │ │ │ ├── 炼狱传奇-字符状态机之战.pdf
- │ │ │ │ ├── 炼狱传奇-IIC之战.pdf
- │ │ ├── 其它辅助软件工具
- │ │ │ ├── zimo221.exe的取模方法.rar
- │ │ │ ├── 字模提取V2.2.zip
- │ │ │ ├── wireshark-win32-1.3.4.zip
- │ │ ├── 配套开发板TCL脚本文件
- │ │ │ ├── EP4CE10F17C8N.tcl
- │ │ ├── 配套开发板规格书
- │ │ │ ├── ZX_1开发板规格书.pdf
- │ │ ├── 配套器件手册
- │ │ │ ├── SDRAM
- │ │ │ │ ├── HY57V281620A.pdf
- │ │ │ │ ├── 128M-AS4C8M16S.pdf
- │ │ │ ├── SN74HC138D
- │ │ │ │ ├── SN74HC138_datasheet.pdf
- │ │ │ ├── MAX232
- │ │ │ │ ├── max232datasheet.pdf
- │ │ │ ├── VGA
- │ │ │ │ ├── VGA标准释义.pdf
- │ │ │ │ ├── VGA.jpg
- │ │ │ │ ├── VGA.pdf
- │ │ │ ├── UART
- │ │ │ │ ├── UART.pdf
- │ │ │ ├── LCD12864
- │ │ │ │ ├── JLX12864G-13903中文说明书.pdf
- │ │ │ │ ├── g139s.c
- │ │ │ │ ├── G139PHZ1.C
- │ │ │ ├── DM9000A
- │ │ │ │ ├── DM9000A_DataSheet_Cn.pdf
- │ │ │ │ ├── DM9000A.pdf
- │ │ │ │ ├── 网络控制器 DM9000A 在嵌入式系统中的应用.pdf
- │ │ │ │ ├── DM9000A寄存器.pdf
- │ │ │ ├── Cyclone4
- │ │ │ │ ├── cyclone4-handbook.pdf
- │ │ │ ├── RS232
- │ │ │ │ ├── RS232.pdf
- │ │ │ ├── 24LC64
- │ │ │ │ ├── 24LC64.pdf
- │ │ │ ├── Cy7c68013a
- │ │ │ │ ├── CY7C68013中文数据手册.pdf
- │ │ │ ├── PS2
- │ │ │ │ ├── PS2接口协议.pdf
- │ │ │ ├── M25P16
- │ │ │ │ ├── M25P16.pdf
- │ │ ├── 配套开发板电路图
- │ │ │ ├── ZX_NO2.pdf
- │ │ │ ├── ZX_NO3.pdf
- │ │ │ ├── ZX_NO1.pdf
- │ │ ├── TLC5620.pdf
- │ │ ├── UART.pdf
- │ │ ├── ZX_1开发板规格书.pdf
- │ │ ├── TLC549.PDF
- │ │ ├── 数字电子技术基础+阎石+第五版.pdf
- │ ├── zx-2开发板资料
- │ │ ├── 02原理图
- │ │ │ ├── ZX_2.pdf
- │ │ ├── 03芯片手册
- │ │ │ ├── PL2303_HX
- │ │ │ │ ├── PL2303_HX.pdf
- │ │ │ ├── TLC5620
- │ │ │ │ ├── TLC5620.pdf
- │ │ │ ├── M25P16
- │ │ │ │ ├── M25P16.pdf
- │ │ │ ├── Cyclone4
- │ │ │ │ ├── cyclone4-handbook.pdf
- │ │ │ ├── 24LC64
- │ │ │ │ ├── 24LC64.pdf
- │ │ │ ├── VGA
- │ │ │ │ ├── VGA.jpg
- │ │ │ │ ├── VGA标准释义.pdf
- │ │ │ │ ├── VGA.pdf
- │ │ │ ├── PS2
- │ │ │ │ ├── PS2鼠标键盘协议-仅含PS2部分.pdf
- │ │ │ │ ├── PS2接口协议.pdf
- │ │ │ ├── SDRAM
- │ │ │ │ ├── HY57V281620A.pdf
- │ │ │ │ ├── 128M-AS4C8M16S.pdf
- │ │ │ ├── SN74HC138D
- │ │ │ │ ├── SN74HC138_datasheet.pdf
- │ │ │ ├── TLC549
- │ │ │ │ ├── TLC549.PDF
- │ │ │ ├── Cy7c68013a
- │ │ │ │ ├── CY7C68013中文数据手册.pdf
- │ │ ├── 01用户手册
- │ │ │ ├── ZX-2开发板规格书.pdf
- │ ├── 202005期
- │ │ ├── 20200914
- │ │ │ ├── EDA理论课程总结.mp4
- │ │ ├── 0605
- │ │ │ ├── 0605.zip
- │ │ ├── 0702
- │ │ │ ├── ps2_show.zip
- │ │ ├── 20200911
- │ │ │ ├── EDA理论课程总结.mp4
- │ │ ├── 0803
- │ │ │ ├── 武汉内训课程：有限状态机2.mp4
- │ │ │ ├── 武汉内训课程：有限状态机1.mp4
- │ │ ├── 20200909
- │ │ │ ├── 状态机的可综合性及安全行为.mp4
- │ │ ├── 0723
- │ │ │ ├── 视频_0723
- │ │ │ │ ├── 武汉内训课程：层次化和自上而下1.mp4
- │ │ │ │ ├── 武汉内训课程：层次化和自上而下2.mp4
- │ │ │ ├── 20200723
- │ │ │ │ ├── rca_add
- │ │ │ │ │ ├── db
- │ │ │ │ │ │ ├── rca_add.pre_map.cdb
- │ │ │ │ │ │ ├── rca_add.lpc.rdb
- │ │ │ │ │ │ ├── rca_add.map.logdb
- │ │ │ │ │ │ ├── rca_add.(3).cnf.hdb
- │ │ │ │ │ │ ├── logic_util_heursitic.dat
- │ │ │ │ │ │ ├── rca_add.(3).cnf.cdb
- │ │ │ │ │ │ ├── rca_add.rtlv_sg.cdb
- │ │ │ │ │ │ ├── rca_add.cbx.xml
- │ │ │ │ │ │ ├── rca_add.hif
- │ │ │ │ │ │ ├── rca_add.pre_map.hdb
- │ │ │ │ │ │ ├── rca_add.map_bb.hdb
- │ │ │ │ │ │ ├── rca_add.rtlv.hdb
- │ │ │ │ │ │ ├── rca_add.(1).cnf.hdb
- │ │ │ │ │ │ ├── prev_cmp_rca_add.qmsg
- │ │ │ │ │ │ ├── rca_add.smart_action.txt
- │ │ │ │ │ │ ├── rca_add.db_info
- │ │ │ │ │ │ ├── rca_add.(0).cnf.cdb
- │ │ │ │ │ │ ├── rca_add.rtlv_sg_swap.cdb
- │ │ │ │ │ │ ├── rca_add.map.kpt
- │ │ │ │ │ │ ├── rca_add.sgdiff.hdb
- │ │ │ │ │ │ ├── rca_add.lpc.html
- │ │ │ │ │ │ ├── rca_add.syn_hier_info
- │ │ │ │ │ │ ├── rca_add.map.qmsg
- │ │ │ │ │ │ ├── rca_add.sgdiff.cdb
- │ │ │ │ │ │ ├── rca_add.tmw_info
- │ │ │ │ │ │ ├── rca_add.map_bb.cdb
- │ │ │ │ │ │ ├── rca_add.lpc.txt
- │ │ │ │ │ │ ├── rca_add.(2).cnf.hdb
- │ │ │ │ │ │ ├── rca_add.hier_info
- │ │ │ │ │ │ ├── rca_add.(2).cnf.cdb
- │ │ │ │ │ │ ├── rca_add.map.hdb
- │ │ │ │ │ │ ├── rca_add.sld_design_entry_dsc.sci
- │ │ │ │ │ │ ├── rca_add.sld_design_entry.sci
- │ │ │ │ │ │ ├── rca_add.cmp.rdb
- │ │ │ │ │ │ ├── rca_add.tis_db_list.ddb
- │ │ │ │ │ │ ├── rca_add.map.cdb
- │ │ │ │ │ │ ├── rca_add.map.bpm
- │ │ │ │ │ │ ├── rca_add.(1).cnf.cdb
- │ │ │ │ │ │ ├── rca_add.(0).cnf.hdb
- │ │ │ │ │ │ ├── rca_add.cmp_merge.kpt
- │ │ │ │ │ │ ├── rca_add.map_bb.logdb
- │ │ │ │ │ ├── simulation
- │ │ │ │ │ │ ├── modelsim
- │ │ │ │ │ │ │ ├── rtl_work
- │ │ │ │ │ │ │ │ ├── rca_4
- │ │ │ │ │ │ │ │ │ ├── _primary.vhd
- │ │ │ │ │ │ │ │ │ ├── verilog.psm
- │ │ │ │ │ │ │ │ │ ├── verilog.prw
- │ │ │ │ │ │ │ │ │ ├── _primary.dat
- │ │ │ │ │ │ │ │ │ ├── _primary.dbs
- │ │ │ │ │ │ │ │ ├── rca_half
- │ │ │ │ │ │ │ │ │ ├── _primary.dat
- │ │ │ │ │ │ │ │ │ ├── verilog.prw
- │ │ │ │ │ │ │ │ │ ├── _primary.dbs
- │ │ │ │ │ │ │ │ │ ├── _primary.vhd
- │ │ │ │ │ │ │ │ │ ├── verilog.psm
- │ │ │ │ │ │ │ │ ├── rca_full
- │ │ │ │ │ │ │ │ │ ├── verilog.prw
- │ │ │ │ │ │ │ │ │ ├── _primary.dbs
- │ │ │ │ │ │ │ │ │ ├── verilog.psm
- │ │ │ │ │ │ │ │ │ ├── _primary.dat
- │ │ │ │ │ │ │ │ │ ├── _primary.vhd
- │ │ │ │ │ │ │ │ ├── rca_add_tb
- │ │ │ │ │ │ │ │ │ ├── verilog.prw
- │ │ │ │ │ │ │ │ │ ├── _primary.vhd
- │ │ │ │ │ │ │ │ │ ├── _primary.dat
- │ │ │ │ │ │ │ │ │ ├── verilog.psm
- │ │ │ │ │ │ │ │ │ ├── _primary.dbs
- │ │ │ │ │ │ │ │ ├── rca_add
- │ │ │ │ │ │ │ │ │ ├── _primary.vhd
- │ │ │ │ │ │ │ │ │ ├── _primary.dbs
- │ │ │ │ │ │ │ │ │ ├── _primary.dat
- │ │ │ │ │ │ │ │ │ ├── verilog.prw
- │ │ │ │ │ │ │ │ │ ├── verilog.psm
- │ │ │ │ │ │ │ │ ├── _temp
- │ │ │ │ │ │ │ │ ├── _info
- │ │ │ │ │ │ │ │ ├── _vmake
- │ │ │ │ │ │ │ ├── msim_transcript
- │ │ │ │ │ │ │ ├── vsim.wlf
- │ │ │ │ │ │ │ ├── modelsim.ini
- │ │ │ │ │ │ │ ├── rca_add_run_msim_rtl_verilog.do
- │ │ │ │ │ ├── incremental_db
- │ │ │ │ │ │ ├── compiled_partitions
- │ │ │ │ │ │ │ ├── rca_add.root_partition.map.hbdb.hb_info
- │ │ │ │ │ │ │ ├── rca_add.root_partition.map.hbdb.cdb
- │ │ │ │ │ │ │ ├── rca_add.db_info
- │ │ │ │ │ │ │ ├── rca_add.root_partition.map.hbdb.hdb
- │ │ │ │ │ │ │ ├── rca_add.root_partition.map.dpi
- │ │ │ │ │ │ │ ├── rca_add.root_partition.map.hbdb.sig
- │ │ │ │ │ │ │ ├── rca_add.root_partition.map.hdb
- │ │ │ │ │ │ │ ├── rca_add.root_partition.map.kpt
- │ │ │ │ │ │ │ ├── rca_add.root_partition.map.cdb
- │ │ │ │ │ │ ├── README
- │ │ │ │ │ ├── rca_half.sv
- │ │ │ │ │ ├── rca_add.done
- │ │ │ │ │ ├── rca_add.map.rpt
- │ │ │ │ │ ├── rca_full.sv
- │ │ │ │ │ ├── rca_add.sv
- │ │ │ │ │ ├── rca_add_tb.sv
- │ │ │ │ │ ├── rca_4.sv.bak
- │ │ │ │ │ ├── rca_add_tb.sv.bak
- │ │ │ │ │ ├── rca_add.qsf
- │ │ │ │ │ ├── rca_full.sv.bak
- │ │ │ │ │ ├── rca_half.sv.bak
- │ │ │ │ │ ├── rca_4.sv
- │ │ │ │ │ ├── rca_add.sv.bak
- │ │ │ │ │ ├── rca_add_nativelink_simulation.rpt
- │ │ │ │ │ ├── rca_add.flow.rpt
- │ │ │ │ │ ├── rca_add.qpf
- │ │ │ │ │ ├── rca_add.map.summary
- │ │ │ │ ├── bin2bcd
- │ │ │ │ │ ├── db
- │ │ │ │ │ │ ├── bin2bcd.cbx.xml
- │ │ │ │ │ │ ├── bin2bcd.rtlv.hdb
- │ │ │ │ │ │ ├── bin2bcd.cmp_merge.kpt
- │ │ │ │ │ │ ├── bin2bcd.db_info
- │ │ │ │ │ │ ├── bin2bcd.(1).cnf.cdb
- │ │ │ │ │ │ ├── bin2bcd.lpc.txt
- │ │ │ │ │ │ ├── prev_cmp_bin2bcd.qmsg
- │ │ │ │ │ │ ├── bin2bcd.map.logdb
- │ │ │ │ │ │ ├── bin2bcd.map.cdb
- │ │ │ │ │ │ ├── bin2bcd.hif
- │ │ │ │ │ │ ├── bin2bcd.smart_action.txt
- │ │ │ │ │ │ ├── bin2bcd.map_bb.logdb
- │ │ │ │ │ │ ├── bin2bcd.cmp.rdb
- │ │ │ │ │ │ ├── bin2bcd.lpc.html
- │ │ │ │ │ │ ├── bin2bcd.map.bpm
- │ │ │ │ │ │ ├── bin2bcd.(0).cnf.cdb
- │ │ │ │ │ │ ├── bin2bcd.(1).cnf.hdb
- │ │ │ │ │ │ ├── logic_util_heursitic.dat
- │ │ │ │ │ │ ├── bin2bcd.sgdiff.cdb
- │ │ │ │ │ │ ├── bin2bcd.sgdiff.hdb
- │ │ │ │ │ │ ├── bin2bcd.hier_info
- │ │ │ │ │ │ ├── bin2bcd.tis_db_list.ddb
- │ │ │ │ │ │ ├── bin2bcd.(2).cnf.cdb
- │ │ │ │ │ │ ├── bin2bcd.map_bb.cdb
- │ │ │ │ │ │ ├── bin2bcd.sld_design_entry.sci
- │ │ │ │ │ │ ├── bin2bcd.(2).cnf.hdb
- │ │ │ │ │ │ ├── bin2bcd.map.qmsg
- │ │ │ │ │ │ ├── bin2bcd.sld_design_entry_dsc.sci
- │ │ │ │ │ │ ├── bin2bcd.(0).cnf.hdb
- │ │ │ │ │ │ ├── bin2bcd.map_bb.hdb
- │ │ │ │ │ │ ├── bin2bcd.map.hdb
- │ │ │ │ │ │ ├── bin2bcd.syn_hier_info
- │ │ │ │ │ │ ├── bin2bcd.lpc.rdb
- │ │ │ │ │ │ ├── bin2bcd.rtlv_sg_swap.cdb
- │ │ │ │ │ │ ├── bin2bcd.pre_map.hdb
- │ │ │ │ │ │ ├── bin2bcd.rtlv_sg.cdb
- │ │ │ │ │ │ ├── bin2bcd.pre_map.cdb
- │ │ │ │ │ │ ├── bin2bcd.map.kpt
- │ │ │ │ │ ├── simulation
- │ │ │ │ │ │ ├── modelsim
- │ │ │ │ │ │ │ ├── rtl_work
- │ │ │ │ │ │ │ │ ├── bin2bcd
- │ │ │ │ │ │ │ │ │ ├── _primary.dbs
- │ │ │ │ │ │ │ │ │ ├── verilog.prw
- │ │ │ │ │ │ │ │ │ ├── _primary.vhd
- │ │ │ │ │ │ │ │ │ ├── verilog.psm
- │ │ │ │ │ │ │ │ │ ├── _primary.dat
- │ │ │ │ │ │ │ │ ├── bcd_modify
- │ │ │ │ │ │ │ │ │ ├── _primary.vhd
- │ │ │ │ │ │ │ │ │ ├── verilog.psm
- │ │ │ │ │ │ │ │ │ ├── verilog.prw
- │ │ │ │ │ │ │ │ │ ├── _primary.dat
- │ │ │ │ │ │ │ │ │ ├── _primary.dbs
- │ │ │ │ │ │ │ │ ├── bin2bcd_tb
- │ │ │ │ │ │ │ │ │ ├── _primary.dat
- │ │ │ │ │ │ │ │ │ ├── _primary.vhd
- │ │ │ │ │ │ │ │ │ ├── _primary.dbs
- │ │ │ │ │ │ │ │ │ ├── verilog.prw
- │ │ │ │ │ │ │ │ │ ├── verilog.psm
- │ │ │ │ │ │ │ │ ├── _temp
- │ │ │ │ │ │ │ │ ├── bcd_singel_modify
- │ │ │ │ │ │ │ │ │ ├── _primary.dbs
- │ │ │ │ │ │ │ │ │ ├── verilog.psm
- │ │ │ │ │ │ │ │ │ ├── _primary.dat
- │ │ │ │ │ │ │ │ │ ├── verilog.prw
- │ │ │ │ │ │ │ │ │ ├── _primary.vhd
- │ │ │ │ │ │ │ │ ├── _vmake
- │ │ │ │ │ │ │ │ ├── _info
- │ │ │ │ │ │ │ ├── modelsim.ini
- │ │ │ │ │ │ │ ├── msim_transcript
- │ │ │ │ │ │ │ ├── vsim.wlf
- │ │ │ │ │ │ │ ├── bin2bcd_run_msim_rtl_verilog.do
- │ │ │ │ │ ├── incremental_db
- │ │ │ │ │ │ ├── compiled_partitions
- │ │ │ │ │ │ │ ├── bin2bcd.root_partition.map.hdb
- │ │ │ │ │ │ │ ├── bin2bcd.root_partition.map.kpt
- │ │ │ │ │ │ │ ├── bin2bcd.root_partition.map.hbdb.sig
- │ │ │ │ │ │ │ ├── bin2bcd.root_partition.map.dpi
- │ │ │ │ │ │ │ ├── bin2bcd.root_partition.map.hbdb.hdb
- │ │ │ │ │ │ │ ├── bin2bcd.root_partition.map.hbdb.cdb
- │ │ │ │ │ │ │ ├── bin2bcd.db_info
- │ │ │ │ │ │ │ ├── bin2bcd.root_partition.map.hbdb.hb_info
- │ │ │ │ │ │ │ ├── bin2bcd.root_partition.map.cdb
- │ │ │ │ │ │ ├── README
- │ │ │ │ │ ├── bin2bcd_nativelink_simulation.rpt
- │ │ │ │ │ ├── bin2bcd.sv
- │ │ │ │ │ ├── bcd_modify.sv
- │ │ │ │ │ ├── bin2bcd_tb.sv.bak
- │ │ │ │ │ ├── bin2bcd_tb.sv
- │ │ │ │ │ ├── bin2bcd.map.rpt
- │ │ │ │ │ ├── bin2bcd.qpf
- │ │ │ │ │ ├── bcd_singel_modify.sv
- │ │ │ │ │ ├── bin2bcd.map.summary
- │ │ │ │ │ ├── bcd_singel_modify.sv.bak
- │ │ │ │ │ ├── bin2bcd.qsf
- │ │ │ │ │ ├── lpm_bcd_convertor_tb.sv
- │ │ │ │ │ ├── bcd_modify.sv.bak
- │ │ │ │ │ ├── bin2bcd.sv.bak
- │ │ │ │ │ ├── bin2bcd.flow.rpt
- │ │ │ │ │ ├── bin2bcd.done
- │ │ │ │ ├── rca16
- │ │ │ │ │ ├── rca16
- │ │ │ │ │ │ ├── rca16.sim
- │ │ │ │ │ │ │ ├── sim_1
- │ │ │ │ │ │ │ │ ├── behav
- │ │ │ │ │ │ │ │ │ ├── work
- │ │ │ │ │ │ │ │ │ │ ├── _info
- │ │ │ │ │ │ │ │ │ ├── msim
- │ │ │ │ │ │ │ │ │ │ ├── xil_defaultlib
- │ │ │ │ │ │ │ │ │ │ │ ├── @_opt
- │ │ │ │ │ │ │ │ │ │ │ │ ├── _lib1_0.qtl
- │ │ │ │ │ │ │ │ │ │ │ │ ├── _lib2_0.qtl
- │ │ │ │ │ │ │ │ │ │ │ │ ├── _lib4_0.qtl
- │ │ │ │ │ │ │ │ │ │ │ │ ├── _lib2_0.qpg
- │ │ │ │ │ │ │ │ │ │ │ │ ├── _lib1_0.qpg
- │ │ │ │ │ │ │ │ │ │ │ │ ├── _lib1_0.qdb
- │ │ │ │ │ │ │ │ │ │ │ │ ├── _lib4_0.qdb
- │ │ │ │ │ │ │ │ │ │ │ │ ├── _lib3_0.qtl
- │ │ │ │ │ │ │ │ │ │ │ │ ├── _lib4_0.qpg
- │ │ │ │ │ │ │ │ │ │ │ │ ├── _lib.qdb
- │ │ │ │ │ │ │ │ │ │ │ │ ├── _lib2_0.qdb
- │ │ │ │ │ │ │ │ │ │ │ │ ├── _lib3_0.qdb
- │ │ │ │ │ │ │ │ │ │ │ │ ├── _lib3_0.qpg
- │ │ │ │ │ │ │ │ │ │ │ ├── _tempmsg
- │ │ │ │ │ │ │ │ │ │ │ ├── _temp
- │ │ │ │ │ │ │ │ │ │ │ ├── _lib1_0.qtl
- │ │ │ │ │ │ │ │ │ │ │ ├── _vmake
- │ │ │ │ │ │ │ │ │ │ │ ├── _lib1_0.qdb
- │ │ │ │ │ │ │ │ │ │ │ ├── _lib.qdb
- │ │ │ │ │ │ │ │ │ │ │ ├── _info
- │ │ │ │ │ │ │ │ │ │ │ ├── _lib1_0.qpg
- │ │ │ │ │ │ │ │ │ │ ├── _info
- │ │ │ │ │ │ │ │ │ ├── compile.bat
- │ │ │ │ │ │ │ │ │ ├── rca_add_tb.udo
- │ │ │ │ │ │ │ │ │ ├── rca_add_tb_compile.do
- │ │ │ │ │ │ │ │ │ ├── simulate.log
- │ │ │ │ │ │ │ │ │ ├── rca_add_tb_wave.do
- │ │ │ │ │ │ │ │ │ ├── modelsim.ini
- │ │ │ │ │ │ │ │ │ ├── rca_add_tb_simulate.do
- │ │ │ │ │ │ │ │ │ ├── glbl.v
- │ │ │ │ │ │ │ │ │ ├── simulate.bat
- │ │ │ │ │ │ │ │ │ ├── compile.log
- │ │ │ │ │ │ │ │ │ ├── vsim.wlf
- │ │ │ │ │ │ ├── rca16.ip_user_files
- │ │ │ │ │ │ │ ├── README.txt
- │ │ │ │ │ │ ├── rca16.cache
- │ │ │ │ │ │ │ ├── compile_simlib
- │ │ │ │ │ │ │ │ ├── modelsim
- │ │ │ │ │ │ │ ├── wt
- │ │ │ │ │ │ │ │ ├── webtalk_pa.xml
- │ │ │ │ │ │ │ │ ├── java_command_handlers.wdf
- │ │ │ │ │ │ │ │ ├── project.wpc
- │ │ │ │ │ │ ├── rca16.hw
- │ │ │ │ │ │ │ ├── rca16.lpr
- │ │ │ │ │ │ ├── rca16.xpr
- │ │ │ │ ├── rca16.rar
- │ │ │ │ ├── 练习题.docx
- │ │ │ │ ├── rca_add.rar
- │ │ │ │ ├── bin2bcd.rar
- │ │ ├── 0518
- │ │ │ ├── 0518.zip
- │ │ ├── 20200903
- │ │ │ ├── 下游快速反制SFB传输.mp4
- │ │ ├── 0509
- │ │ │ ├── 数字电子技术基础+阎石+第五版.pdf
- │ │ ├── 20200901
- │ │ │ ├── 下游快速反制传输.mp4
- │ │ ├── 0813
- │ │ │ ├── 20200813
- │ │ │ │ ├── 练习题.docx
- │ │ │ │ ├── 武汉内训08013.pdf
- │ │ │ │ ├── 20200813.rar
- │ │ │ ├── 时间机间隔控制TPS.mp4
- │ │ ├── 0729
- │ │ │ ├── 视频_0729
- │ │ ├── 0807
- │ │ │ ├── 20200807
- │ │ │ │ ├── period_signal_generator
- │ │ │ │ │ ├── period_signal_generator.srcs
- │ │ │ │ │ │ ├── sim_1
- │ │ │ │ │ │ │ ├── new
- │ │ │ │ │ │ │ │ ├── period_signal_generator_tb.sv
- │ │ │ │ │ │ ├── sources_1
- │ │ │ │ │ │ │ ├── new
- │ │ │ │ │ │ │ │ ├── period_signal_generator.sv
- │ │ │ │ │ ├── period_signal_generator.sim
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- │ │ │ │ │ │ ├── README.txt
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- │ │ │ │ │ │ │ ├── tran_fifo.vds
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- │ │ │ │ │ │ │ ├── .vivado.end.rst
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- │ │ │ │ │ │ │ ├── htr.txt
- │ │ │ │ │ ├── uart_transceiver_wh2020.xpr
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- │ │ │ │ │ │ │ ├── syn_fifo.root_partition.map.kpt
- │ │ │ │ │ │ │ ├── syn_fifo.root_partition.map.hbdb.hb_info
- │ │ │ │ │ │ ├── README
- │ │ │ │ │ ├── simulation
- │ │ │ │ │ │ ├── modelsim
- │ │ │ │ │ │ │ ├── rtl_work
- │ │ │ │ │ │ │ │ ├── dual_ram
- │ │ │ │ │ │ │ │ │ ├── _primary.dat
- │ │ │ │ │ │ │ │ │ ├── verilog.psm
- │ │ │ │ │ │ │ │ │ ├── _primary.vhd
- │ │ │ │ │ │ │ │ │ ├── _primary.dbs
- │ │ │ │ │ │ │ │ │ ├── verilog.prw
- │ │ │ │ │ │ │ │ ├── fifo_handshak
- │ │ │ │ │ │ │ │ │ ├── _primary.dat
- │ │ │ │ │ │ │ │ │ ├── _primary.vhd
- │ │ │ │ │ │ │ │ │ ├── _primary.dbs
- │ │ │ │ │ │ │ │ │ ├── verilog.prw
- │ │ │ │ │ │ │ │ │ ├── verilog.psm
- │ │ │ │ │ │ │ │ ├── syn_fifo
- │ │ │ │ │ │ │ │ │ ├── _primary.dbs
- │ │ │ │ │ │ │ │ │ ├── _primary.dat
- │ │ │ │ │ │ │ │ │ ├── _primary.vhd
- │ │ │ │ │ │ │ │ │ ├── verilog.psm
- │ │ │ │ │ │ │ │ │ ├── verilog.prw
- │ │ │ │ │ │ │ │ ├── fifo_controller
- │ │ │ │ │ │ │ │ │ ├── _primary.vhd
- │ │ │ │ │ │ │ │ │ ├── verilog.psm
- │ │ │ │ │ │ │ │ │ ├── _primary.dbs
- │ │ │ │ │ │ │ │ │ ├── _primary.dat
- │ │ │ │ │ │ │ │ │ ├── verilog.prw
- │ │ │ │ │ │ │ │ ├── usedw_counter
- │ │ │ │ │ │ │ │ │ ├── _primary.vhd
- │ │ │ │ │ │ │ │ │ ├── verilog.prw
- │ │ │ │ │ │ │ │ │ ├── _primary.dbs
- │ │ │ │ │ │ │ │ │ ├── verilog.psm
- │ │ │ │ │ │ │ │ │ ├── _primary.dat
- │ │ │ │ │ │ │ │ ├── ptr_reg
- │ │ │ │ │ │ │ │ │ ├── _primary.dbs
- │ │ │ │ │ │ │ │ │ ├── _primary.vhd
- │ │ │ │ │ │ │ │ │ ├── verilog.prw
- │ │ │ │ │ │ │ │ │ ├── _primary.dat
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- │ │ │ │ │ │ │ │ ├── _temp
- │ │ │ │ │ │ │ │ ├── syn_fifo_tb
- │ │ │ │ │ │ │ │ │ ├── verilog.prw
- │ │ │ │ │ │ │ │ │ ├── _primary.dat
- │ │ │ │ │ │ │ │ │ ├── _primary.vhd
- │ │ │ │ │ │ │ │ │ ├── _primary.dbs
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- │ │ │ │ │ │ │ │ ├── _vmake
- │ │ │ │ │ │ │ │ ├── _info
- │ │ │ │ │ │ │ ├── syn_fifo_run_msim_rtl_verilog.do.bak1
- │ │ │ │ │ │ │ ├── syn_fifo_run_msim_rtl_verilog.do
- │ │ │ │ │ │ │ ├── msim_transcript
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- │ │ │ │ │ │ │ ├── syn_fifo_run_msim_rtl_verilog.do.bak
- │ │ │ │ │ ├── greybox_tmp
- │ │ │ │ │ │ ├── cbx_args.txt
- │ │ │ │ │ ├── db
- │ │ │ │ │ │ ├── scfifo_dm31.tdf
- │ │ │ │ │ │ ├── syn_fifo.(9).cnf.cdb
- │ │ │ │ │ │ ├── syn_fifo.(8).cnf.cdb
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- │ │ │ │ │ │ ├── syn_fifo.sld_design_entry_dsc.sci
- │ │ │ │ │ │ ├── syn_fifo.sld_design_entry.sci
- │ │ │ │ │ │ ├── syn_fifo.sgdiff.hdb
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- │ │ │ │ │ │ ├── syn_fifo.(7).cnf.cdb
- │ │ │ │ │ │ ├── syn_fifo.map.bpm
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- │ │ │ │ │ │ ├── syn_fifo.map.logdb
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- │ │ │ │ │ │ ├── syn_fifo.db_info
- │ │ │ │ │ │ ├── syn_fifo.(9).cnf.hdb
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- │ │ │ │ │ │ ├── syn_fifo.cbx.xml
- │ │ │ │ │ │ ├── syn_fifo.map_bb.cdb
- │ │ │ │ │ │ ├── syn_fifo.(16).cnf.cdb
- │ │ │ │ │ │ ├── syn_fifo.(0).cnf.hdb
- │ │ │ │ │ │ ├── syn_fifo.(0).cnf.cdb
- │ │ │ │ │ │ ├── altsyncram_q0k1.tdf
- │ │ │ │ │ │ ├── syn_fifo.(10).cnf.cdb
- │ │ │ │ │ │ ├── cntr_3ob.tdf
- │ │ │ │ │ │ ├── logic_util_heursitic.dat
- │ │ │ │ │ │ ├── syn_fifo.(14).cnf.cdb
- │ │ │ │ │ │ ├── syn_fifo.(11).cnf.hdb
- │ │ │ │ │ │ ├── syn_fifo.sgdiff.cdb
- │ │ │ │ │ │ ├── syn_fifo.(17).cnf.hdb
- │ │ │ │ │ │ ├── syn_fifo.rtlv_sg.cdb
- │ │ │ │ │ │ ├── syn_fifo.syn_hier_info
- │ │ │ │ │ │ ├── syn_fifo.(7).cnf.hdb
- │ │ │ │ │ │ ├── syn_fifo.tis_db_list.ddb
- │ │ │ │ │ │ ├── syn_fifo.(1).cnf.cdb
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- │ │ │ │ │ │ ├── altsyncram_atg1.tdf
- │ │ │ │ │ │ ├── syn_fifo.map.kpt
- │ │ │ │ │ │ ├── syn_fifo.map_bb.hdb
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- │ │ │ │ │ │ ├── syn_fifo.(6).cnf.cdb
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- │ │ │ │ │ │ ├── syn_fifo.lpc.html
- │ │ │ │ │ │ ├── syn_fifo.(12).cnf.cdb
- │ │ │ │ │ │ ├── syn_fifo.(1).cnf.hdb
- │ │ │ │ │ │ ├── cntr_fo7.tdf
- │ │ │ │ │ │ ├── syn_fifo.(14).cnf.hdb
- │ │ │ │ │ │ ├── syn_fifo.(6).cnf.hdb
- │ │ │ │ │ │ ├── a_dpfifo_ks31.tdf
- │ │ │ │ │ │ ├── syn_fifo.map_bb.logdb
- │ │ │ │ │ │ ├── syn_fifo.map.hdb
- │ │ │ │ │ │ ├── syn_fifo.hif
- │ │ │ │ │ │ ├── syn_fifo.(12).cnf.hdb
- │ │ │ │ │ │ ├── prev_cmp_syn_fifo.qmsg
- │ │ │ │ │ │ ├── syn_fifo.cmp_merge.kpt
- │ │ │ │ │ │ ├── syn_fifo.(11).cnf.cdb
- │ │ │ │ │ │ ├── syn_fifo.hier_info
- │ │ │ │ │ │ ├── a_fefifo_08f.tdf
- │ │ │ │ │ │ ├── syn_fifo.(2).cnf.hdb
- │ │ │ │ │ │ ├── syn_fifo.rtlv_sg_swap.cdb
- │ │ │ │ │ │ ├── syn_fifo.pre_map.cdb
- │ │ │ │ │ ├── ip_fifo_example_bb.v
- │ │ │ │ │ ├── ip_fifo_example.qip
- │ │ │ │ │ ├── usedw_counter.sv
- │ │ │ │ │ ├── usedw_counter.sv.bak
- │ │ │ │ │ ├── 同步FIFO设计报告.docx
- │ │ │ │ │ ├── syn_fifo.map.summary
- │ │ │ │ │ ├── syn_fifo_nativelink_simulation.rpt
- │ │ │ │ │ ├── fifo_controller.sv.bak
- │ │ │ │ │ ├── ptr_reg.sv.bak
- │ │ │ │ │ ├── syn_fifo_tb.sv.bak
- │ │ │ │ │ ├── ptr_reg.sv
- │ │ │ │ │ ├── syn_fifo_tb.sv
- │ │ │ │ │ ├── syn_fifo.map.smsg
- │ │ │ │ │ ├── ip_fifo_example_tb.sv
- │ │ │ │ │ ├── syn_fifo.done
- │ │ │ │ │ ├── syn_fifo.flow.rpt
- │ │ │ │ │ ├── dual_ram.sv.bak
- │ │ │ │ │ ├── fifo_handshak.sv.bak
- │ │ │ │ │ ├── syn_fifo.sv
- │ │ │ │ │ ├── dual_ram.sv
- │ │ │ │ │ ├── syn_fifo_ip.bdf
- │ │ │ │ │ ├── ip_fifo_example.v
- │ │ │ │ │ ├── ip_fifo_example.bsf
- │ │ │ │ │ ├── syn_fifo.qsf
- │ │ │ │ │ ├── syn_fifo.qpf
- │ │ │ │ │ ├── fifo_controller.sv
- │ │ │ │ │ ├── ip_fifo_example_tb.sv.bak
- │ │ │ │ │ ├── syn_fifo.map.rpt
- │ │ │ │ │ ├── fifo_handshak.sv
- │ │ │ │ │ ├── syn_fifo.sv.bak
- │ │ │ │ ├── syn_fifo.rar
- │ │ │ │ ├── 习题.docx
- │ │ │ ├── 视频_0714
- │ │ ├── 0625
- │ │ ├── 0805
- │ │ │ ├── 20200805
- │ │ │ │ ├── 0804-share.rar
- │ │ │ │ ├── 练习题 (5).docx
- │ │ │ │ ├── 武汉内训0805.pdf
- │ │ │ │ ├── teacher_20200804.rar
- │ │ │ │ ├── 20200805-teacher.rar
- │ │ │ ├── 0805_video.zip
- │ │ │ ├── 武汉内训课程：时间机和过程机2.mp4
- │ │ │ ├── 武汉内训课程：时间机和过程机1.mp4
- │ │ ├── 0629
- │ │ │ ├── 629.zip
- │ │ ├── 0617
- │ │ │ ├── 0617.zip
- │ │ ├── 0827
- │ │ │ ├── 20200827
- │ │ │ │ ├── 武汉内训08027.pdf
- │ │ │ │ ├── 练习题(5).docx
- │ │ │ │ ├── 20200827.rar
- │ │ │ ├── 连续总线跨无关时钟域和双时钟FIFO (1).mp4
- │ │ ├── 20201031
- │ │ │ ├── 北京至芯2007就业班课程 (1).mp4
- │ │ ├── 20200922
- │ │ ├── 0727
- │ │ │ ├── 20200727
- │ │ │ │ ├── frequency_divider_mealy_fsm1s.v
- │ │ │ │ ├── base3.rar
- │ │ │ │ ├── 武汉企业培训修改稿II.pdf
- │ │ │ │ ├── seven_segment_driver.rar
- │ │ │ │ ├── YNote.exe
- │ │ │ │ ├── basys3操作步骤.docx
- │ │ │ │ ├── 练习题.docx
- │ │ │ │ ├── seven_segment_head.v
- │ │ │ ├── 视频_0727
- │ │ ├── 20200906
- │ │ ├── 20200907
- │ │ │ ├── 综合理论基础.mp4
- │ │ │ ├── 综合理论基础 (1).mp4
- │ │ ├── 20201013
- │ │ ├── 0522
- │ │ │ ├── auto_seller.zip
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- │ │ │ ├── 0603.zip
- │ │ ├── 20200908
- │ │ │ ├── 条件语句的可综合性.mp4
- │ │ ├── 0817
- │ │ │ ├── 20200817
- │ │ │ │ ├── 武汉内训08017.pdf
- │ │ │ │ ├── syn_comm_wh20202.rar
- │ │ │ ├── 连续同步信号分析.mp4
- │ │ ├── 20200930
- │ │ │ ├── 汉明码和循环冗余码.mp4
- │ │ ├── 20200925
- │ │ │ ├── 20200929
- │ │ │ │ ├── FPGA与通信技术：汉明纠错码.mp4
- │ │ ├── 20200915
- │ │ │ ├── IIC控制器.mp4
- │ │ ├── 0722
- │ │ │ ├── 视频_0722
- │ │ │ │ ├── 武汉EDA内训：EDA历史和工具2.mp4
- │ │ │ │ ├── 武汉内训课程：EDA历史和工具.mp4
- │ │ │ ├── 20200722
- │ │ │ │ ├── and_gate
- │ │ │ │ │ ├── incremental_db
- │ │ │ │ │ │ ├── compiled_partitions
- │ │ │ │ │ │ │ ├── and_gate.root_partition.map.dpi
- │ │ │ │ │ │ │ ├── and_gate.root_partition.cmp.cdb
- │ │ │ │ │ │ │ ├── and_gate.root_partition.cmp.logdb
- │ │ │ │ │ │ │ ├── and_gate.root_partition.map.hbdb.sig
- │ │ │ │ │ │ │ ├── and_gate.root_partition.map.hdb
- │ │ │ │ │ │ │ ├── and_gate.root_partition.cmp.kpt
- │ │ │ │ │ │ │ ├── and_gate.root_partition.map.hbdb.hdb
- │ │ │ │ │ │ │ ├── and_gate.root_partition.cmp.dfp
- │ │ │ │ │ │ │ ├── and_gate.db_info
- │ │ │ │ │ │ │ ├── and_gate.root_partition.cmp.hdb
- │ │ │ │ │ │ │ ├── and_gate.root_partition.map.hbdb.hb_info
- │ │ │ │ │ │ │ ├── and_gate.root_partition.map.hbdb.cdb
- │ │ │ │ │ │ │ ├── and_gate.root_partition.cmp.rcfdb
- │ │ │ │ │ │ │ ├── and_gate.root_partition.map.kpt
- │ │ │ │ │ │ │ ├── and_gate.root_partition.map.cdb
- │ │ │ │ │ │ ├── README
- │ │ │ │ │ ├── db
- │ │ │ │ │ │ ├── and_gate.lpc.html
- │ │ │ │ │ │ ├── and_gate.cmp.kpt
- │ │ │ │ │ │ ├── prev_cmp_and_gate.qmsg
- │ │ │ │ │ │ ├── and_gate.rtlv.hdb
- │ │ │ │ │ │ ├── and_gate.idb.cdb
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- │ │ │ │ │ │ ├── and_gate.tmw_info
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- │ │ │ │ │ │ ├── and_gate.fit.qmsg
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- │ │ │ │ │ │ ├── and_gate.tiscmp.fastest_slow_1200mv_0c.ddb
- │ │ │ │ │ │ ├── and_gate.map_bb.cdb
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- │ │ │ │ │ │ ├── and_gate.rtlv_sg.cdb
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- │ │ │ │ │ │ ├── and_gate.sgdiff.hdb
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- │ │ │ │ │ │ ├── and_gate.cbx.xml
- │ │ │ │ │ │ ├── and_gate.hier_info
- │ │ │ │ │ │ ├── and_gate.map_bb.logdb
- │ │ │ │ │ │ ├── and_gate.syn_hier_info
- │ │ │ │ │ │ ├── and_gate.map.qmsg
- │ │ │ │ │ │ ├── and_gate.cmp.cdb
- │ │ │ │ │ │ ├── and_gate.smart_action.txt
- │ │ │ │ │ │ ├── and_gate.tiscmp.fast_1200mv_0c.ddb
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- │ │ │ │ │ │ ├── and_gate.lpc.rdb
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- │ │ │ │ │ │ ├── logic_util_heursitic.dat
- │ │ │ │ │ │ ├── and_gate.sgdiff.cdb
- │ │ │ │ │ │ ├── and_gate.pre_map.cdb
- │ │ │ │ │ │ ├── and_gate.sta_cmp.8_slow_1200mv_85c.tdb
- │ │ │ │ │ │ ├── and_gate.cycloneive_io_sim_cache.45um_ff_1200mv_0c_fast.hsd
- │ │ │ │ │ │ ├── and_gate.map.hdb
- │ │ │ │ │ │ ├── and_gate.cmp.rdb
- │ │ │ │ │ │ ├── and_gate.amm.cdb
- │ │ │ │ │ │ ├── and_gate.(0).cnf.cdb
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- │ │ │ │ │ │ ├── and_gate.eda.qmsg
- │ │ │ │ │ │ ├── and_gate.(0).cnf.hdb
- │ │ │ │ │ │ ├── and_gate.tis_db_list.ddb
- │ │ │ │ │ │ ├── and_gate.sld_design_entry.sci
- │ │ │ │ │ │ ├── and_gate.asm_labs.ddb
- │ │ │ │ │ │ ├── and_gate.tiscmp.slow_1200mv_0c.ddb
- │ │ │ │ │ │ ├── and_gate.tiscmp.fastest_slow_1200mv_85c.ddb
- │ │ │ │ │ │ ├── and_gate.cmp_merge.kpt
- │ │ │ │ │ │ ├── and_gate.map.logdb
- │ │ │ │ │ │ ├── and_gate.asm.qmsg
- │ │ │ │ │ │ ├── and_gate.sta.rdb
- │ │ │ │ │ │ ├── and_gate.map_bb.hdb
- │ │ │ │ │ │ ├── and_gate.sta.qmsg
- │ │ │ │ │ │ ├── and_gate.cmp.logdb
- │ │ │ │ │ │ ├── and_gate.sld_design_entry_dsc.sci
- │ │ │ │ │ │ ├── and_gate.map.kpt
- │ │ │ │ │ │ ├── and_gate.cmp.hdb
- │ │ │ │ │ │ ├── and_gate.tiscmp.slow_1200mv_85c.ddb
- │ │ │ │ │ ├── simulation
- │ │ │ │ │ │ ├── modelsim
- │ │ │ │ │ │ │ ├── gate_work
- │ │ │ │ │ │ │ │ ├── and_gate_tb
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- │ │ │ │ │ │ │ │ │ ├── verilog.prw
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- │ │ │ │ │ │ │ │ │ ├── verilog.psm
- │ │ │ │ │ │ │ │ │ ├── _primary.vhd
- │ │ │ │ │ │ │ │ │ ├── _primary.dat
- │ │ │ │ │ │ │ │ │ ├── _primary.dbs
- │ │ │ │ │ │ │ │ │ ├── verilog.prw
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- │ │ │ │ │ │ │ │ ├── _vmake
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- │ │ │ │ │ │ │ ├── rtl_work
- │ │ │ │ │ │ │ │ ├── _temp
- │ │ │ │ │ │ │ │ ├── and_gate_tb
- │ │ │ │ │ │ │ │ │ ├── _primary.vhd
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- │ │ │ │ │ │ │ │ │ ├── verilog.psm
- │ │ │ │ │ │ │ │ │ ├── verilog.prw
- │ │ │ │ │ │ │ │ │ ├── _primary.dbs
- │ │ │ │ │ │ │ │ ├── and_gate
- │ │ │ │ │ │ │ │ │ ├── verilog.prw
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- │ │ │ │ │ │ │ │ │ ├── _primary.dbs
- │ │ │ │ │ │ │ │ │ ├── verilog.psm
- │ │ │ │ │ │ │ │ │ ├── _primary.vhd
- │ │ │ │ │ │ │ │ ├── _vmake
- │ │ │ │ │ │ │ │ ├── _info
- │ │ │ │ │ │ │ ├── and_gate_min_1200mv_0c_fast.svo
- │ │ │ │ │ │ │ ├── and_gate_modelsim.xrf
- │ │ │ │ │ │ │ ├── msim_transcript
- │ │ │ │ │ │ │ ├── modelsim.ini
- │ │ │ │ │ │ │ ├── and_gate_8_1200mv_85c_slow.svo
- │ │ │ │ │ │ │ ├── and_gate_8_1200mv_0c_v_slow.sdo
- │ │ │ │ │ │ │ ├── and_gate_8_1200mv_85c_v_slow.sdo_typ.csd
- │ │ │ │ │ │ │ ├── and_gate.sft
- │ │ │ │ │ │ │ ├── and_gate.svo
- │ │ │ │ │ │ │ ├── vsim.wlf
- │ │ │ │ │ │ │ ├── and_gate_run_msim_gate_systemverilog.do
- │ │ │ │ │ │ │ ├── and_gate_8_1200mv_0c_slow.svo
- │ │ │ │ │ │ │ ├── and_gate_run_msim_rtl_verilog.do
- │ │ │ │ │ │ │ ├── and_gate_v.sdo
- │ │ │ │ │ │ │ ├── and_gate_8_1200mv_85c_v_slow.sdo
- │ │ │ │ │ │ │ ├── and_gate_min_1200mv_0c_v_fast.sdo
- │ │ │ │ │ ├── and_gate.sof
- │ │ │ │ │ ├── and_gate.pin
- │ │ │ │ │ ├── and_gate.fit.summary
- │ │ │ │ │ ├── and_gate_nativelink_simulation.rpt
- │ │ │ │ │ ├── and_gate.sv
- │ │ │ │ │ ├── and_gate.map.summary
- │ │ │ │ │ ├── and_gate.flow.rpt
- │ │ │ │ │ ├── and_gate.sta.rpt
- │ │ │ │ │ ├── and_gate.qsf
- │ │ │ │ │ ├── and_gate.fit.rpt
- │ │ │ │ │ ├── and_gate_tb.sv.bak
- │ │ │ │ │ ├── and_gate_tb.sv
- │ │ │ │ │ ├── and_gate.sta.summary
- │ │ │ │ │ ├── and_gate.asm.rpt
- │ │ │ │ │ ├── and_gate.sv.bak
- │ │ │ │ │ ├── and_gate.eda.rpt
- │ │ │ │ │ ├── and_gate.map.rpt
- │ │ │ │ │ ├── and_gate.qpf
- │ │ │ │ │ ├── and_gate.done
- │ │ │ │ ├── 新建 Microsoft Office Word 文档.docx
- │ │ │ │ ├── FPGA的发展与展望.pptx
- │ │ │ │ ├── d3_2.pdf
- │ │ │ │ ├── d3_4.ppt
- │ │ │ │ ├── d3_1.pdf
- │ │ │ │ ├── EDA课程.docx
- │ │ │ │ ├── d3_2.ppt
- │ │ │ │ ├── d3_3.ppt
- │ │ │ │ ├── d3_3.pdf
- │ │ │ │ ├── d3_1.ppt
- │ │ │ │ ├── fpga和嵌入式.pptx
- │ │ │ │ ├── 练习题.docx
- │ │ │ │ ├── and_gate.rar
- │ │ ├── 0712
- │ │ │ ├── 资料_0712
- │ │ │ │ ├── bus_gen
- │ │ │ │ │ ├── db
- │ │ │ │ │ │ ├── bus_gen.sld_design_entry.sci
- │ │ │ │ │ │ ├── bus_gen.(1).cnf.hdb
- │ │ │ │ │ │ ├── bus_gen.map.cdb
- │ │ │ │ │ │ ├── bus_gen.(0).cnf.hdb
- │ │ │ │ │ │ ├── bus_gen.hier_info
- │ │ │ │ │ │ ├── bus_gen.(0).cnf.cdb
- │ │ │ │ │ │ ├── bus_gen.syn_hier_info
- │ │ │ │ │ │ ├── bus_gen.cmp_merge.kpt
- │ │ │ │ │ │ ├── bus_gen.sld_design_entry_dsc.sci
- │ │ │ │ │ │ ├── bus_gen.lpc.html
- │ │ │ │ │ │ ├── bus_gen.(3).cnf.hdb
- │ │ │ │ │ │ ├── bus_gen.(2).cnf.cdb
- │ │ │ │ │ │ ├── bus_gen.lpc.rdb
- │ │ │ │ │ │ ├── bus_gen.pre_map.cdb
- │ │ │ │ │ │ ├── bus_gen.lpc.txt
- │ │ │ │ │ │ ├── bus_gen.tis_db_list.ddb
- │ │ │ │ │ │ ├── bus_gen.cmp.rdb
- │ │ │ │ │ │ ├── bus_gen.hif
- │ │ │ │ │ │ ├── bus_gen.rtlv_sg.cdb
- │ │ │ │ │ │ ├── bus_gen.map_bb.hdb
- │ │ │ │ │ │ ├── bus_gen.(2).cnf.hdb
- │ │ │ │ │ │ ├── bus_gen.tmw_info
- │ │ │ │ │ │ ├── bus_gen.map.bpm
- │ │ │ │ │ │ ├── bus_gen.map.kpt
- │ │ │ │ │ │ ├── prev_cmp_bus_gen.qmsg
- │ │ │ │ │ │ ├── bus_gen.rtlv.hdb
- │ │ │ │ │ │ ├── bus_gen.map.qmsg
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- │ │ │ │ │ │ ├── bus_gen.pre_map.hdb
- │ │ │ │ │ │ ├── bus_gen.map_bb.cdb
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- │ │ │ │ │ │ ├── bus_gen.map_bb.logdb
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- │ │ │ │ │ │ ├── bus_gen.map.hdb
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- │ │ │ ├── 20201019
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- │ │ │ │ │ │ ├── sta_example.cmp.hdb
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- │ │ │ │ │ │ ├── sta_example.(8).cnf.hdb
- │ │ │ │ │ │ ├── add_sub_5oj.tdf
- │ │ │ │ │ │ ├── sta_example.idb.cdb
- │ │ │ │ │ │ ├── sta_example.map.kpt
- │ │ │ │ │ │ ├── sta_example.asm.rdb
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- │ │ │ │ │ │ ├── altpll0_altpll.v
- │ │ │ │ │ │ ├── sta_example.(4).cnf.cdb
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- │ │ │ │ │ │ ├── sta_example.sgdiff.cdb
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- │ │ │ │ │ │ ├── sta_example.(3).cnf.cdb
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- │ │ │ │ │ │ ├── sta_example.(0).cnf.cdb
- │ │ │ │ │ │ ├── sta_example.map.logdb
- │ │ │ │ │ ├── greybox_tmp
- │ │ │ │ │ │ ├── cbx_args.txt
- │ │ │ │ │ ├── incremental_db
- │ │ │ │ │ │ ├── compiled_partitions
- │ │ │ │ │ │ │ ├── sta_example.root_partition.cmp.rcfdb
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- │ │ │ │ │ │ │ ├── sta_example.root_partition.map.hbdb.hdb
- │ │ │ │ │ │ │ ├── sta_example.root_partition.cmp.kpt
- │ │ │ │ │ │ │ ├── sta_example.root_partition.map.cdb
- │ │ │ │ │ │ │ ├── sta_example.root_partition.cmp.logdb
- │ │ │ │ │ │ │ ├── sta_example.root_partition.map.dpi
- │ │ │ │ │ │ │ ├── sta_example.db_info
- │ │ │ │ │ │ │ ├── sta_example.root_partition.map.hbdb.hb_info
- │ │ │ │ │ │ │ ├── sta_example.root_partition.map.hbdb.cdb
- │ │ │ │ │ │ │ ├── sta_example.root_partition.map.hbdb.sig
- │ │ │ │ │ │ ├── README
- │ │ │ │ │ ├── simulation
- │ │ │ │ │ │ ├── modelsim
- │ │ │ │ │ │ │ ├── gate_work
- │ │ │ │ │ │ │ │ ├── top
- │ │ │ │ │ │ │ │ │ ├── _primary.vhd
- │ │ │ │ │ │ │ │ │ ├── verilog.psm
- │ │ │ │ │ │ │ │ │ ├── verilog.prw
- │ │ │ │ │ │ │ │ │ ├── _primary.dbs
- │ │ │ │ │ │ │ │ │ ├── _primary.dat
- │ │ │ │ │ │ │ │ ├── top_tb
- │ │ │ │ │ │ │ │ │ ├── _primary.dbs
- │ │ │ │ │ │ │ │ │ ├── _primary.dat
- │ │ │ │ │ │ │ │ │ ├── verilog.psm
- │ │ │ │ │ │ │ │ │ ├── _primary.vhd
- │ │ │ │ │ │ │ │ │ ├── verilog.prw
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- │ │ │ │ │ │ │ ├── rtl_work
- │ │ │ │ │ │ │ │ ├── lpm_constantk
- │ │ │ │ │ │ │ │ │ ├── verilog.psm
- │ │ │ │ │ │ │ │ │ ├── _primary.dat
- │ │ │ │ │ │ │ │ │ ├── _primary.dbs
- │ │ │ │ │ │ │ │ │ ├── _primary.vhd
- │ │ │ │ │ │ │ │ │ ├── verilog.prw
- │ │ │ │ │ │ │ │ ├── _temp
- │ │ │ │ │ │ │ │ ├── top
- │ │ │ │ │ │ │ │ │ ├── _primary.vhd
- │ │ │ │ │ │ │ │ │ ├── verilog.prw
- │ │ │ │ │ │ │ │ │ ├── _primary.dbs
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- │ │ │ │ │ │ │ │ │ ├── verilog.psm
- │ │ │ │ │ │ │ │ ├── lpm_add_sub0
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- │ │ │ │ │ │ │ │ │ ├── verilog.psm
- │ │ │ │ │ │ │ │ │ ├── _primary.vhd
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- │ │ │ │ │ │ │ │ │ ├── _primary.dat
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- │ │ │ │ │ │ │ │ │ ├── _primary.dbs
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- │ │ │ │ │ │ │ │ ├── lpm_constantc
- │ │ │ │ │ │ │ │ │ ├── _primary.vhd
- │ │ │ │ │ │ │ │ │ ├── _primary.dbs
- │ │ │ │ │ │ │ │ │ ├── _primary.dat
- │ │ │ │ │ │ │ │ │ ├── verilog.psm
- │ │ │ │ │ │ │ │ │ ├── verilog.prw
- │ │ │ │ │ │ │ │ ├── top_tb
- │ │ │ │ │ │ │ │ │ ├── _primary.dat
- │ │ │ │ │ │ │ │ │ ├── verilog.psm
- │ │ │ │ │ │ │ │ │ ├── _primary.dbs
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- │ │ │ │ │ │ │ │ │ ├── verilog.psm
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- │ │ │ │ │ │ │ │ ├── lpm_constantb
- │ │ │ │ │ │ │ │ │ ├── _primary.dbs
- │ │ │ │ │ │ │ │ │ ├── _primary.dat
- │ │ │ │ │ │ │ │ │ ├── verilog.psm
- │ │ │ │ │ │ │ │ │ ├── verilog.prw
- │ │ │ │ │ │ │ │ │ ├── _primary.vhd
- │ │ │ │ │ │ │ │ ├── _info
- │ │ │ │ │ │ │ │ ├── _vmake
- │ │ │ │ │ │ │ ├── vsim.wlf
- │ │ │ │ │ │ │ ├── sta_example.svo
- │ │ │ │ │ │ │ ├── sta_example_8_1200mv_85c_v_slow.sdo
- │ │ │ │ │ │ │ ├── sta_example_8_1200mv_0c_slow.svo
- │ │ │ │ │ │ │ ├── sta_example_8_1200mv_0c_v_slow.sdo
- │ │ │ │ │ │ │ ├── sta_example_v.sdo
- │ │ │ │ │ │ │ ├── sta_example.sft
- │ │ │ │ │ │ │ ├── sta_example_8_1200mv_85c_slow.svo
- │ │ │ │ │ │ │ ├── sta_example_modelsim.xrf
- │ │ │ │ │ │ │ ├── sta_example_run_msim_rtl_verilog.do.bak
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- │ │ │ │ │ │ │ ├── sta_example_run_msim_gate_systemverilog.do
- │ │ │ │ │ │ │ ├── sta_example_min_1200mv_0c_fast.svo
- │ │ │ │ │ │ │ ├── msim_transcript
- │ │ │ │ │ │ │ ├── sta_example_run_msim_rtl_verilog.do
- │ │ │ │ │ ├── sta_example_nativelink_simulation.rpt
- │ │ │ │ │ ├── lpm_mult0.bsf
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- │ │ │ │ │ │ │ │ │ │ ├── _lib2_0.qtl
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- │ │ │ │ │ ├── 流水灯设计报告.doc
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- │ │ │ │ │ ├── db
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- │ │ │ │ │ │ ├── led_run_mealy_1s_ebd.rtlv_sg.cdb
- │ │ │ │ │ │ ├── led_run_mealy_1s_ebd.tis_db_list.ddb
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- │ │ │ │ │ │ ├── led_run_mealy_1s_ebd.hier_info
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- │ │ │ │ │ │ ├── prev_cmp_led_run_mealy_1s_ebd.qmsg
- │ │ │ │ │ │ ├── led_run_mealy_1s_ebd.sld_design_entry.sci
- │ │ │ │ │ │ ├── led_run_mealy_1s_ebd.lpc.html
- │ │ │ │ │ │ ├── led_run_mealy_1s_ebd.rtlv.hdb
- │ │ │ │ │ │ ├── led_run_mealy_1s_ebd.lpc.rdb
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- │ │ │ │ │ │ ├── led_run_mealy_1s_ebd.smart_action.txt
- │ │ │ │ │ │ ├── led_run_mealy_1s_ebd.map.logdb
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- │ │ │ │ │ │ ├── led_run_mealy_1s_ebd.map_bb.logdb
- │ │ │ │ │ │ ├── led_run_mealy_1s_ebd.sgdiff.hdb
- │ │ │ │ │ ├── simulation
- │ │ │ │ │ │ ├── modelsim
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- │ │ │ │ │ │ │ │ ├── led_run_mealy_1s_ebd_tb
- │ │ │ │ │ │ │ │ │ ├── _primary.dat
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- │ │ │ │ │ ├── output_files
- │ │ │ │ │ │ ├── led_run_mealy_1s_ebd.map.summary
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- │ │ │ │ │ │ │ ├── led_run_mealy_1s_ebd.root_partition.map.cdb
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- │ │ │ │ │ │ │ ├── led_run_mealy_1s_ebd.root_partition.map.hbdb.hdb
- │ │ │ │ │ │ ├── README
- │ │ │ │ │ ├── led_run_mealy_1s_ebd.v
- │ │ │ │ │ ├── 流水灯设计报告.doc
- │ │ │ │ │ ├── led_run_mealy_1s_ebd.qpf
- │ │ │ │ │ ├── led_run_mealy_1s_ebd_tb.v
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- │ │ │ │ │ ├── led_run_mealy_1s_ebd_nativelink_simulation.rpt
- │ │ │ │ ├── 习题.doc
- │ │ │ ├── 视频_0709
- │ │ ├── 0619-清晰版
- │ │ ├── 0718
- │ │ │ ├── 资料_0718
- │ │ │ │ ├── interval_controller
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- │ │ │ │ │ │ ├── modelsim
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- │ │ │ │ │ ├── 节拍间隔控制器模型设计报告.docx
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- │ │ │ │ │ ├── simulation
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- │ │ │ │ │ │ │ ├── vsim.wlf
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- │ │ │ │ │ │ ├── pulser_width_modulation.smart_action.txt
- │ │ │ │ │ │ ├── pulser_width_modulation.rtlv_sg_swap.cdb
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- │ │ │ │ │ ├── pwm_mealy_cn_builtin.sv
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- │ │ │ │ ├── 习题.docx
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- │ │ │ ├── 视频_0718
- │ │ ├── 20201023
- │ │ │ ├── 20201023
- │ │ │ │ ├── 关于地址范围译码.docx
- │ │ │ │ ├── 练习题.docx
- │ │ │ │ ├── 精简指令CPU造芯工程设计报告.docx
- │ │ │ │ ├── my_risc.ppt
- │ │ │ ├── 北京至芯2007届课程 .mp4
- │ │ ├── 0601
- │ │ │ ├── 601.zip
- │ │ ├── 0812
- │ │ │ ├── 20200812
- │ │ │ │ ├── 20200812.rar
- │ │ │ │ ├── 练习题.docx
- │ │ │ │ ├── 武汉内训08012.pdf
- │ │ │ ├── TP图分析和TPS图样.mp4
- │ │ ├── 20201016
- │ │ │ ├── 浮点运算和课程总结.mp4
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- │ │ │ ├── 北京至芯2007就业班课程 (2).mp4
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- │ │ │ ├── keyboard_drive.zip
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- │ │ ├── 20201010
- │ │ │ ├── 扩频通信和CDMA技术.mp4
- │ │ │ ├── 扩频通信和CDMA技术 (1).mp4
- │ │ ├── 0621
- │ │ ├── 0719
- │ │ │ ├── 视频_0719
- │ │ │ ├── 资料_0719
- │ │ │ │ ├── doc
- │ │ │ │ │ ├── timing_design.pdf
- │ │ │ │ │ ├── quartusii_handbook.pdf
- │ │ │ │ │ ├── timing.docx
- │ │ │ │ │ ├── 时序分析计算题补充.docx
- │ │ │ │ │ ├── timing_design_story.pdf
- │ │ │ │ │ ├── 时序分析计算题_含答案.docx
- │ │ │ │ │ ├── timing_design - 副本.pptx
- │ │ │ │ │ ├── timing_design_story.pptx
- │ │ │ │ │ ├── wp-01082-quartus-ii-metastability.pdf
- │ │ │ │ │ ├── 理解亚稳定性.pdf
- │ │ │ │ │ ├── STA的公式.docx
- │ │ │ │ │ ├── 亚稳定问题.docx
- │ │ │ │ │ ├── timing_design.pptx
- │ │ │ │ │ ├── 约会谜题.JPG
- │ │ │ │ ├── timing_desige_example
- │ │ │ │ │ ├── simulation
- │ │ │ │ │ │ ├── modelsim
- │ │ │ │ │ │ │ ├── gate_work
- │ │ │ │ │ │ │ │ ├── timing_desige_example
- │ │ │ │ │ │ │ │ │ ├── _primary.dbs
- │ │ │ │ │ │ │ │ │ ├── _primary.vhd
- │ │ │ │ │ │ │ │ │ ├── _primary.dat
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- │ │ │ │ │ │ │ │ ├── timing_desige_example_tb
- │ │ │ │ │ │ │ │ │ ├── verilog.psm
- │ │ │ │ │ │ │ │ │ ├── _primary.dat
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- │ │ │ │ │ │ │ │ ├── _temp
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- │ │ │ │ │ │ │ │ ├── _vmake
- │ │ │ │ │ │ │ ├── rtl_work
- │ │ │ │ │ │ │ │ ├── lpm_compare0
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- │ │ │ │ │ │ │ │ ├── lpm_constant_k
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- │ │ │ │ │ │ │ │ │ ├── _primary.vhd
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- │ │ │ │ │ │ │ │ │ ├── _primary.dbs
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- │ │ │ │ │ │ │ │ ├── lpm_constant_c
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- │ │ │ │ │ │ │ │ ├── _temp
- │ │ │ │ │ │ │ │ ├── lpm_mult0
- │ │ │ │ │ │ │ │ │ ├── _primary.dbs
- │ │ │ │ │ │ │ │ │ ├── verilog.psm
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- │ │ │ │ │ │ │ │ │ ├── _primary.vhd
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- │ │ │ │ │ │ │ │ ├── lpm_constant_b
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- │ │ │ │ │ │ │ ├── timing_desige_example.svo
- │ │ │ │ │ │ │ ├── timing_desige_example_8_1200mv_0c_slow.svo
- │ │ │ │ │ │ │ ├── timing_desige_example_8_1200mv_85c_slow.svo
- │ │ │ │ │ │ │ ├── timing_desige_example_modelsim.xrf
- │ │ │ │ │ │ │ ├── timing_desige_example_min_1200mv_0c_v_fast.sdo
- │ │ │ │ │ │ │ ├── msim_transcript
- │ │ │ │ │ │ │ ├── vsim.wlf
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- │ │ │ │ ├── Verilog HDL高级数字设计(第2版)(英文版)_[M D.Ciletti 著][Prentice Hall][2010][984页].pdf
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- │ │ │ │ ├── fpga和嵌入式.pptx
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- │ │ │ │ ├── 武汉内训08020.pdf
- │ │ │ │ ├── practice.vsdx
- │ │ │ │ ├── distancecontroller1.rar
- │ │ │ │ ├── Verilog HDL高级数字设计(第2版)(英文版)_[M D.Ciletti 著][Prentice Hall][2010][984页].pdf
- │ │ │ │ ├── 练习题819.docx
- │ │ │ ├── 0820_流水线Pipeline.mp4
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- │ │ │ │ │ │ │ │ ├── lpm_bcd_convertor.root_partition.map.dpi
- │ │ │ │ │ │ │ │ ├── lpm_bcd_convertor.root_partition.map.hbdb.sig
- │ │ │ │ │ │ │ │ ├── lpm_bcd_convertor.root_partition.map.hbdb.hb_info
- │ │ │ │ │ │ │ ├── README
- │ │ │ │ │ │ ├── db
- │ │ │ │ │ │ │ ├── lpm_bcd_convertor.map.qmsg
- │ │ │ │ │ │ │ ├── lpm_bcd_convertor.(2).cnf.cdb
- │ │ │ │ │ │ │ ├── lpm_bcd_convertor.smart_action.txt
- │ │ │ │ │ │ │ ├── prev_cmp_lpm_bcd_convertor.qmsg
- │ │ │ │ │ │ │ ├── logic_util_heursitic.dat
- │ │ │ │ │ │ │ ├── lpm_bcd_convertor.hif
- │ │ │ │ │ │ │ ├── lpm_bcd_convertor.map_bb.logdb
- │ │ │ │ │ │ │ ├── lpm_bcd_convertor.map.cdb
- │ │ │ │ │ │ │ ├── lpm_bcd_convertor.map.logdb
- │ │ │ │ │ │ │ ├── lpm_bcd_convertor.lpc.rdb
- │ │ │ │ │ │ │ ├── lpm_bcd_convertor.map_bb.hdb
- │ │ │ │ │ │ │ ├── lpm_bcd_convertor.map_bb.cdb
- │ │ │ │ │ │ │ ├── lpm_bcd_convertor.sgdiff.cdb
- │ │ │ │ │ │ │ ├── lpm_bcd_convertor.map.kpt
- │ │ │ │ │ │ │ ├── lpm_bcd_convertor.(0).cnf.cdb
- │ │ │ │ │ │ │ ├── lpm_bcd_convertor.map.bpm
- │ │ │ │ │ │ │ ├── lpm_bcd_convertor.(1).cnf.cdb
- │ │ │ │ │ │ │ ├── lpm_bcd_convertor.map.hdb
- │ │ │ │ │ │ │ ├── lpm_bcd_convertor.(1).cnf.hdb
- │ │ │ │ │ │ │ ├── lpm_bcd_convertor.lpc.html
- │ │ │ │ │ │ │ ├── lpm_bcd_convertor.syn_hier_info
- │ │ │ │ │ │ │ ├── lpm_bcd_convertor.sgdiff.hdb
- │ │ │ │ │ │ │ ├── lpm_bcd_convertor.tis_db_list.ddb
- │ │ │ │ │ │ │ ├── lpm_bcd_convertor.pre_map.hdb
- │ │ │ │ │ │ │ ├── lpm_bcd_convertor.cbx.xml
- │ │ │ │ │ │ │ ├── lpm_bcd_convertor.lpc.txt
- │ │ │ │ │ │ │ ├── lpm_bcd_convertor.rtlv_sg.cdb
- │ │ │ │ │ │ │ ├── lpm_bcd_convertor.sld_design_entry.sci
- │ │ │ │ │ │ │ ├── lpm_bcd_convertor.rtlv_sg_swap.cdb
- │ │ │ │ │ │ │ ├── lpm_bcd_convertor.sld_design_entry_dsc.sci
- │ │ │ │ │ │ │ ├── lpm_bcd_convertor.(0).cnf.hdb
- │ │ │ │ │ │ │ ├── lpm_bcd_convertor.db_info
- │ │ │ │ │ │ │ ├── lpm_bcd_convertor.cmp.rdb
- │ │ │ │ │ │ │ ├── lpm_bcd_convertor.cmp_merge.kpt
- │ │ │ │ │ │ │ ├── lpm_bcd_convertor.pre_map.cdb
- │ │ │ │ │ │ │ ├── lpm_bcd_convertor.hier_info
- │ │ │ │ │ │ │ ├── lpm_bcd_convertor.(2).cnf.hdb
- │ │ │ │ │ │ │ ├── lpm_bcd_convertor.rtlv.hdb
- │ │ │ │ │ │ ├── bcd_modify.sv
- │ │ │ │ │ │ ├── lpm_bcd_convertor.qpf
- │ │ │ │ │ │ ├── lpm_bcd_convertor.map.rpt
- │ │ │ │ │ │ ├── bcd_singel_modify.sv
- │ │ │ │ │ │ ├── lpm_bcd_convertor_tb.sv.bak
- │ │ │ │ │ │ ├── lpm_bcd_convertor_tb.sv
- │ │ │ │ │ │ ├── lpm_bcd_convertor.sv.bak
- │ │ │ │ │ │ ├── bcd_modify.sv.bak
- │ │ │ │ │ │ ├── bcd_singel_modify.sv.bak
- │ │ │ │ │ │ ├── lpm_bcd_convertor.done
- │ │ │ │ │ │ ├── lpm_bcd_convertor.flow.rpt
- │ │ │ │ │ │ ├── lpm_bcd_convertor_nativelink_simulation.rpt
- │ │ │ │ │ │ ├── lpm_bcd_convertor.sv
- │ │ │ │ │ │ ├── lpm_bcd_convertor.qsf
- │ │ │ │ │ │ ├── lpm_bcd_convertor.map.summary
- │ │ │ │ │ ├── 练习题2.docx
- │ │ │ │ ├── mux2s1
- │ │ │ │ │ ├── simulation
- │ │ │ │ │ │ ├── modelsim
- │ │ │ │ │ │ │ ├── rtl_work
- │ │ │ │ │ │ │ │ ├── mux2s1_structrue_tb
- │ │ │ │ │ │ │ │ │ ├── _primary.vhd
- │ │ │ │ │ │ │ │ │ ├── verilog.prw
- │ │ │ │ │ │ │ │ │ ├── _primary.dbs
- │ │ │ │ │ │ │ │ │ ├── verilog.psm
- │ │ │ │ │ │ │ │ │ ├── _primary.dat
- │ │ │ │ │ │ │ │ ├── _temp
- │ │ │ │ │ │ │ │ ├── mux2s1_structrue
- │ │ │ │ │ │ │ │ │ ├── _primary.vhd
- │ │ │ │ │ │ │ │ │ ├── _primary.dat
- │ │ │ │ │ │ │ │ │ ├── verilog.prw
- │ │ │ │ │ │ │ │ │ ├── _primary.dbs
- │ │ │ │ │ │ │ │ │ ├── verilog.psm
- │ │ │ │ │ │ │ │ ├── _info
- │ │ │ │ │ │ │ │ ├── _vmake
- │ │ │ │ │ │ │ ├── vsim.wlf
- │ │ │ │ │ │ │ ├── msim_transcript
- │ │ │ │ │ │ │ ├── mux2s1_run_msim_rtl_verilog.do
- │ │ │ │ │ │ │ ├── modelsim.ini
- │ │ │ │ │ │ │ ├── mux2s1_run_msim_rtl_verilog.do.bak
- │ │ │ │ │ │ │ ├── mux2s1_run_msim_rtl_verilog.do.bak1
- │ │ │ │ │ ├── db
- │ │ │ │ │ │ ├── mux2s1.(0).cnf.cdb
- │ │ │ │ │ │ ├── mux2s1.(2).cnf.cdb
- │ │ │ │ │ │ ├── mux2s1.cmp.rdb
- │ │ │ │ │ │ ├── mux2s1.lpc.rdb
- │ │ │ │ │ │ ├── mux2s1.pre_map.hdb
- │ │ │ │ │ │ ├── mux2s1.cbx.xml
- │ │ │ │ │ │ ├── mux2s1.map.qmsg
- │ │ │ │ │ │ ├── mux2s1.sld_design_entry_dsc.sci
- │ │ │ │ │ │ ├── mux2s1.map.logdb
- │ │ │ │ │ │ ├── logic_util_heursitic.dat
- │ │ │ │ │ │ ├── mux2s1.(2).cnf.hdb
- │ │ │ │ │ │ ├── mux2s1.cmp_merge.kpt
- │ │ │ │ │ │ ├── mux2s1.(0).cnf.hdb
- │ │ │ │ │ │ ├── mux2s1.(1).cnf.hdb
- │ │ │ │ │ │ ├── mux2s1.map_bb.hdb
- │ │ │ │ │ │ ├── mux2s1.map.cdb
- │ │ │ │ │ │ ├── mux2s1.(1).cnf.cdb
- │ │ │ │ │ │ ├── mux2s1.sld_design_entry.sci
- │ │ │ │ │ │ ├── mux2s1.map.bpm
- │ │ │ │ │ │ ├── mux2s1.syn_hier_info
- │ │ │ │ │ │ ├── mux2s1.lpc.txt
- │ │ │ │ │ │ ├── mux2s1.rtlv.hdb
- │ │ │ │ │ │ ├── mux2s1.map_bb.cdb
- │ │ │ │ │ │ ├── mux2s1.map.kpt
- │ │ │ │ │ │ ├── mux2s1.lpc.html
- │ │ │ │ │ │ ├── mux2s1.map.hdb
- │ │ │ │ │ │ ├── mux2s1.tmw_info
- │ │ │ │ │ │ ├── mux2s1.tis_db_list.ddb
- │ │ │ │ │ │ ├── mux2s1.smart_action.txt
- │ │ │ │ │ │ ├── mux2s1.map_bb.logdb
- │ │ │ │ │ │ ├── prev_cmp_mux2s1.qmsg
- │ │ │ │ │ │ ├── mux2s1.db_info
- │ │ │ │ │ │ ├── mux2s1.pre_map.cdb
- │ │ │ │ │ │ ├── mux2s1.hier_info
- │ │ │ │ │ │ ├── mux2s1.hif
- │ │ │ │ │ │ ├── mux2s1.rtlv_sg.cdb
- │ │ │ │ │ │ ├── mux2s1.sgdiff.hdb
- │ │ │ │ │ │ ├── mux2s1.rtlv_sg_swap.cdb
- │ │ │ │ │ │ ├── mux2s1.sgdiff.cdb
- │ │ │ │ │ ├── incremental_db
- │ │ │ │ │ │ ├── compiled_partitions
- │ │ │ │ │ │ │ ├── mux2s1.root_partition.map.hbdb.sig
- │ │ │ │ │ │ │ ├── mux2s1.root_partition.map.cdb
- │ │ │ │ │ │ │ ├── mux2s1.root_partition.map.hbdb.cdb
- │ │ │ │ │ │ │ ├── mux2s1.root_partition.map.hdb
- │ │ │ │ │ │ │ ├── mux2s1.root_partition.map.dpi
- │ │ │ │ │ │ │ ├── mux2s1.db_info
- │ │ │ │ │ │ │ ├── mux2s1.root_partition.map.hbdb.hb_info
- │ │ │ │ │ │ │ ├── mux2s1.root_partition.map.kpt
- │ │ │ │ │ │ │ ├── mux2s1.root_partition.map.hbdb.hdb
- │ │ │ │ │ │ ├── README
- │ │ │ │ │ ├── mux2s1_behaviour_tb.sv
- │ │ │ │ │ ├── mux2s1_datflow.sv
- │ │ │ │ │ ├── mux2s1.map.rpt
- │ │ │ │ │ ├── mux2s1_structrue.sv.bak
- │ │ │ │ │ ├── mux2s1_datflow_tb.sv.bak
- │ │ │ │ │ ├── mux2s1.qsf
- │ │ │ │ │ ├── mux2s1.done
- │ │ │ │ │ ├── mux2s1_nativelink_simulation.rpt
- │ │ │ │ │ ├── mux2s1.sv.bak
- │ │ │ │ │ ├── mux2s1_behaviour_tb.sv.bak
- │ │ │ │ │ ├── mux2s1.sv
- │ │ │ │ │ ├── mux2s1_datflow.sv.bak
- │ │ │ │ │ ├── mux2s1_behaviour.sv.bak
- │ │ │ │ │ ├── mux2s1_structrue_tb.sv
- │ │ │ │ │ ├── mux2s1.map.summary
- │ │ │ │ │ ├── mux2s1_structrue_tb.sv.bak
- │ │ │ │ │ ├── mux2s1.flow.rpt
- │ │ │ │ │ ├── mux2s1_datflow_tb.sv
- │ │ │ │ │ ├── mux2s1_structrue.sv
- │ │ │ │ │ ├── mux2s1_behaviour.sv
- │ │ │ │ │ ├── mux2s1.qpf
- │ │ │ │ ├── a1.rar
- │ │ │ │ ├── a.rar
- │ │ │ │ ├── 练习题.docx
- │ │ │ │ ├── mux2s1.rar
- │ │ ├── 0521
- │ │ │ ├── 0521.zip
- │ │ ├── 20200923
- │ │ ├── 0610
- │ │ │ ├── auto_seller_v2.zip
- │ │ ├── 0828
- │ │ │ ├── 数字逻辑通信基础.mp4
- │ │ ├── 200928.rar
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